[发明专利]一种三值逻辑晶体管器件结构及其制备方法

说明书

本发明提供一种三值逻辑晶体管器件结构及其制备方法，该结构包括：一衬底，以提供支撑；重掺杂隧穿区；位于重掺杂隧穿区上方的埋氧层；位于埋氧层上的顶层硅膜；重掺杂隧穿区两侧的源区和漏区；位于源区、漏区和重顶层硅膜上的栅氧层以及栅极。本发明使用绝缘体上半导体结构，即在重掺杂隧穿区上方增加一层埋氧层，在实现CMOS器件三值逻辑的同时，可有效避免高浓度掺杂对沟道上方阈值电压(VT)的影响。

技术领域

本发明涉及半导体技术领域，具体涉及一种三值逻辑晶体管器件结构及其制备方法。

背景技术

三值CMOS器件的实现可基于多阈值电压方案与单一阈值电压方案。目前常用的方法是利用量子力学的带带隧穿效应(Band-to-Band Tunneling，BTBT)以获得多阈值或单一阈值电压，从而实现三值逻辑。量子隧穿效应的原理为当在栅极和源极分别加负高压和正电压且衬底接地时，在栅极和源极的交叠处建立一个高的纵向电场，而源结和衬底的PN结则偏置在高的反向电场下。在横纵向电场的共同作用下，源结表面能带向上弯曲，发生深耗尽。当能带弯曲大于禁带宽度时，价带中电子能够穿越禁带势垒隧穿到导带中形成电流，即发生了带带隧穿效应(BTBT)。BTBT产生的电子将被源极收集而空穴在PN结横向电场的加速下大部分会越过结区被衬底收集而形成带带隧穿电流(IBTBT)。IBTBT主要受体内高浓度掺杂的控制，靠近表面的低浓度掺杂决定了阈值电压(VT)。

现有技术中的一种三值逻辑晶体管器件结构如图1所示，其结构包括栅极1、栅氧层2、源区3、漏区4、设置在源区3与漏区4之间的重掺杂隧穿区7以及衬底8。这种T-CMOS(Ternary CMOS，以下简称T-CMOS)结构通过高浓度离子注入产生带间隧穿电流(IBTBT)，在高阈值电压和低阈值电压之间产生一个第三电压状态从而实现三值逻辑。

然而，高浓度掺杂引起的BTBT会导致漏电流的增加，并将影响沟道掺杂浓度，导致阈值电压(VT)波动，由此导通电流降低，升压变慢，T-CMOS器件的速度会变慢，进而影响芯片的整体性能。另一方面，由于T-CMOS为局部介质隔离，高浓度掺杂容易引起器件内的闩锁效应，而器件间的隔离区占芯片面积过大，也会导致寄生电容的增加，同时不利于器件的集成。

发明内容

有鉴于此，本发明提供一种三值逻辑晶体管器件结构及其制备方法，基于绝缘体上硅结构(Silicon on Insulator，SOI)，结合T-CMOS技术，得到一种新型的具有三值逻辑的晶体管(SOI T-CMOS)，该结构在T-CMOS技术的基础上，利用已有的商用SOI，使其与同类型器件相比有益于增强沟道可控性，具有更优异的保持阈值电压(VT)稳定性的性能，同时还有益于消除闩锁效应以及减少寄生电容的影响。

为解决上述技术问题，本发明采用的技术方案是：一种三值逻辑晶体管器件结构，该结构包括：

一衬底，以提供支撑；

重掺杂隧穿区；

位于重掺杂隧穿区上方的埋氧层；

位于埋氧层上的顶层硅膜；

重掺杂隧穿区两侧的源区和漏区；

位于源区、漏区和重顶层硅膜上的栅氧层以及栅极。

优选地，源区、漏区的向衬底底部延伸的深度深于埋氧层的深度，以形成隧穿结构。

优选地，埋氧层的厚度大于栅氧层的厚度，以实现对重掺杂隧穿区与栅极的隔离。

一种三值逻辑晶体管器件结构的制备方法，包括：

选用SOI晶片；

对SOI晶片进行刻蚀；

重掺杂以形成重掺杂隧穿区，并选择性外延生长硅，得到源区、漏区；

淀积栅氧层，并在栅氧层上制作栅极。