[发明专利]一种时钟控制电路

说明书

本发明公开了一种时钟控制电路，所述时钟控制电路包括：第一锁相环，其中所述第一锁相环的输入端连接第一多路复用器；第二锁相环，所述第一锁相环的一端连接所述第二锁相环的输出端，所述第一锁相环的输出信号作为所述第二锁相环的参考信号；所述第二锁相环的输出端连接移相器和时钟分频器，用于将时钟分频后控制相位输出。所述时钟控制电路中的第一个PLL连接环路滤波器和压控晶体振荡器形成PLL环路，从而可以在第一个PLL环路上输出稳定的滤波时钟，将稳定输出的滤波时钟输入到第二个PLL环路，从而获取准确的抖动时钟。

技术领域

本发明涉及电路领域，特别涉及一种时钟控制电路。

背景技术

目前单个PLL(锁相环)结构的时钟控制电路容易受到IC芯片、开关电源噪声、数据或时钟线的干扰而随机时钟抖动和周期时钟抖动，使得整个时钟质量较差，影响系统性能。

发明内容

本发明其中一个发明目的在于提供一种时钟控制电路，所述时钟控制电路采用双PLL结构，其中一个PLL的输出信号作为另一个PLL的输入信号，从而可以有效地控制时钟抖动，提高时钟质量。

本发明另一个发明目的在于提供一种时钟控制电路，所述时钟控制电路中的第一个PLL连接环路滤波器和压控晶体振荡器形成PLL环路，从而可以在第一个PLL上输出稳定的滤波时钟，将稳定输出的滤波时钟输入到第二个PLL，从而获取准确的抖动时钟。

本发明另一个发明目的在于提供一种时钟控制电路，所述时钟控制电路内置DCO(数字控制振荡器)，可以有效地控制第二个PLL的时钟输出，可提高时钟输出质量。

为了实现至少一个上述发明目的，本发明进一步提供一种时钟控制电路，所述时钟控制电路包括：

第一锁相环，其中所述第一锁相环的输入端连接第一多路复用器；

第二锁相环，所述第一锁相环的一端连接所述第二锁相环的输出端，所述第一锁相环的输出信号作为所述第二锁相环的参考信号；

所述第二锁相环的输出端连接移相器和时钟分频器，用于将时钟分频后控制相位输出。

根据本发明其中一个较佳实施例，所述第一多路复用器的输入端分别连接第一分频计数器和第二分频计数器，两个分频计数器的输入端分别连接第一反相器和第二反相器。

根据本发明另一个较佳实施例，所述第二反相器的输出端连接第二多路复用器，所述第二多路复用器的输出端连接第三分频计数器，所述第三分频计数器的输出端连接。

根据本发明另一个较佳实施例，所述第三分频计数器输出端连接第一鉴相器，所述第一多路复用器的输出端连接所述第一鉴相器。

根据本发明另一个较佳实施例，所述第一鉴相器的输出端连接一环路滤波器，所述环路滤波器的输出端连接VCXO或调谐晶体振荡器，所述VCXO或调谐晶体振荡器的输出端连接第三反相器，所述第三反相器的输出端连接第二多路复用器的一个输入端，用于形成第一锁相环电路。

根据本发明另一个较佳实施例，所述VCXO或调谐晶体振荡器还连接第三多路复用器的一个输入端，所述第三多路复用器的另一个输入端连接二倍频器。

根据本发明另一个较佳实施例，所述第三多路复用器的输出端连接第二鉴相器，所述第二鉴相器输出端连接一个数字环路滤波器，所述数字环路滤波器连接一数字控制振荡器，用于生成抖动时钟，所述数字控制振荡器输出端连接所述第二鉴相器的输入端，用于形成第二锁相环回路。

根据本发明另一个较佳实施例，所述压控振荡器的输出端连接包括分频器、数字移相器和模拟移相器，用于控制输出模拟时钟信号和数字时钟信号。

根据本发明另一个较佳实施例，所述第二多路复用器的输入端连第四多路复用器，所述第四多路复用器选择分频后的偶数时钟信号输入所述第三多路复用器。