[发明专利]半导体器件的制备方法

说明书

本申请公开一种半导体器件的制备方法，该方法通过在第一导电类型的半导体衬底上形成的第一导电类型漂移区刻蚀出多个阵列排布的沟槽，并在多个沟槽中的部分沟槽上进一步刻蚀出阵列排布的连接孔，形成的设有连接孔的沟槽能够大幅减少沟槽与沟槽之间的距离，使得芯片单位面积内的元胞数量大幅增加，从而增加电流通路，进而提高芯片单元面积通流能力；通流能力的增强可大幅度提高芯片抗极限冲击能力；另外，设有连接孔的沟槽与顶电极通过连接孔连接，其在开启时会形成一种载流子沟道，沟槽之间为了维持电中性，在栅极沟槽感生出相对的另一种载流子，增加了沟道导通时电子浓度，从而降低沟道电阻，使半导体器件整体的导通电阻Rds(on)降低。

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体器件的制备方法。

背景技术

将半导体器件的栅极槽制成U型槽，例如将功率MOSFET(金属氧化物半导体场效应晶体管，Metal-Oxide-Semiconductor Field-Effect Transistor)的栅极槽制成U型槽，即形成U型双扩散(Double-diffused)MOSFET(UDMOS)。请参阅图1，现有的半导体器件(如UDMOS)的沟槽之间通常需要通过刻蚀工艺形成连接孔，将发射极金属与衬底连接一起，从而形成发射极与漏极的通路。由于工艺能力的限制，所以设置连接孔时通常要牺牲一部分沟槽与沟槽之间的距离，从而限制了芯片单位面积内的元胞数量。

为此，亟待开发出利于减小沟槽与沟槽之间的距离的半导体器件。

发明内容

鉴于此，本申请提供一种半导体器件的制备方法，以获得能够改善沟槽与沟槽之间的距离的半导体器件。

本申请提供的一种半导体器件的制备方法，该方法包括步骤：S1、提供一面设有底电极的第一导电类型的半导体衬底，在所述半导体衬底的与所述一面相对设置的另一面形成第一导电类型漂移区；S2、采用第一刻蚀，在所述第一导电类型漂移区形成多个沟槽，所述多个沟槽间隔设置并呈阵列分布；S3、采用硅热氧化，沿所述沟槽的槽壁生长一层栅极氧化层，接着采用化学气相沉积，在所述沟槽内填充栅极材料形成栅极，所述栅极的顶部低于所述沟槽的开口，然后在所述栅极上继续生长栅极氧化层至所述沟槽的开口；S4、采用第二刻蚀，在所述多个沟槽中的部分沟槽上形成连接孔，所述连接孔与所述沟槽内的栅极接触，所述连接孔呈阵列分布；S5、采用磁控溅射，在所述连接孔内及所述第一导电类型漂移区和沟槽上淀积顶电极材料，形成顶电极。

在一些实施例中，所述底电极为漏极，所述顶电极为源极；或者，所述底电极为集电极，所述顶电极为发射极。

在一些实施例中，所述第一导电类型为N型或P型。

在一些实施例中，步骤S2中，所述第一刻蚀的方式为反应离子刻蚀；和/或，步骤S4中，所述第二刻蚀的方式为等离子刻蚀。

在一些实施例中，在步骤S3之后且在步骤S4之前还包括：S31、采用第一离子注入并配合高温推进，在所述第一导电类型漂移区中形成第二导电类型的体区，分布在所述沟槽四周，且低于所述沟槽的开口；S32、采用第二离子注入并配合高温推进，在所述第一导电类型漂移区中形成第一导电类型的源区，分布在所述沟槽四周及所述第二导电类型的体区上，所述第一导电类型的源区的顶部与所述沟槽的开口处于同一水平面上。

在一些实施例中，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。

在一些实施例中，步骤S31中，所述第一离子注入为硼离子注入；和/或，步骤S32中，所述第二离子注入为砷离子注入。

在一些实施例中，所述沟槽为U型槽；和/或，形成有连接孔的沟槽与未形成连接孔的沟槽沿水平方向交替排列。

在一些实施例中，定义相邻两个沟槽的中心线之间的距离为元胞尺寸，步骤S2中，所述沟槽的宽度与所述元胞尺寸之间的比值为0.5-0.7。