[发明专利]半导体器件的制备方法在审
申请号: | 202110537232.0 | 申请日: | 2021-05-14 |
公开(公告)号: | CN113327854A | 公开(公告)日: | 2021-08-31 |
发明(设计)人: | 姜春亮;赵浩宇;李伟聪;林泳浩 | 申请(专利权)人: | 深圳市威兆半导体有限公司 |
主分类号: | H01L21/331 | 分类号: | H01L21/331;H01L21/336;H01L21/28;H01L29/417;H01L29/423 |
代理公司: | 深圳市嘉勤知识产权代理有限公司 44651 | 代理人: | 董琳 |
地址: | 518000 广东省深圳市南山区桃源街道福*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 半导体器件 制备 方法 | ||
1.一种半导体器件的制备方法,其特征在于,包括步骤:
S1、提供一面设有底电极的第一导电类型的半导体衬底,在所述半导体衬底的与所述一面相对设置的另一面形成第一导电类型漂移区;
S2、采用第一刻蚀,在所述第一导电类型漂移区形成多个沟槽,所述多个沟槽间隔设置并呈阵列分布;
S3、采用硅热氧化,沿所述沟槽的槽壁生长一层栅极氧化层,接着采用化学气相沉积,在所述沟槽内填充栅极材料形成栅极,所述栅极的顶部低于所述沟槽的开口,然后在所述栅极上继续生长栅极氧化层至所述沟槽的开口;
S4、采用第二刻蚀,在所述多个沟槽中的部分沟槽上形成连接孔,所述连接孔与所述沟槽内的栅极接触,所述连接孔呈阵列分布;
S5、采用磁控溅射,在所述连接孔内及所述第一导电类型漂移区和沟槽上淀积顶电极材料,形成顶电极。
2.根据权利要求1所述的半导体器件的制备方法,其特征在于,所述底电极为漏极,所述顶电极为源极;或者,
所述底电极为集电极,所述顶电极为发射极。
3.根据权利要求1所述的半导体器件的制备方法,其特征在于,所述第一导电类型为N型或P型。
4.根据权利要求1所述的半导体器件的制备方法,其特征在于,步骤S2中,所述第一刻蚀的方式为反应离子刻蚀;和/或,
步骤S4中,所述第二刻蚀的方式为等离子刻蚀。
5.根据权利要求1所述的半导体器件的制备方法,其特征在于,在步骤S3之后且在步骤S4之前,还包括:
S31、采用第一离子注入并配合高温推进,在所述第一导电类型漂移区中形成第二导电类型的体区,分布在所述沟槽四周,且低于所述沟槽的开口;
S32、采用第二离子注入并配合高温推进,在所述第一导电类型漂移区中形成第一导电类型的源区,分布在所述沟槽四周及所述第二导电类型的体区上,所述第一导电类型的源区的顶部与所述沟槽的开口处于同一水平面上。
6.根据权利要求5所述的半导体器件的制备方法,其特征在于,所述第一导电类型为N型,所述第二导电类型为P型;或者,
所述第一导电类型为P型,所述第二导电类型为N型。
7.根据权利要求5所述的半导体器件的制备方法,其特征在于,步骤S31中,所述第一离子注入为硼离子注入;和/或,
步骤S32中,所述第二离子注入为砷离子注入。
8.根据权利要求1所述的半导体器件的制备方法,其特征在于,所述沟槽为U型槽;和/或,
形成有连接孔的沟槽与未形成连接孔的沟槽沿水平方向交替排列。
9.根据权利要求8所述的半导体器件的制备方法,其特征在于,定义相邻两个沟槽的中心线之间的距离为元胞尺寸,步骤S2中,所述沟槽的宽度与所述元胞尺寸之间的比值为0.5-0.7。
10.根据权利要求1所述的半导体器件的制备方法,其特征在于,所述栅极材料为多晶硅;和/或,
所述栅极氧化层材料为二氧化硅。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造