[发明专利]一种多器件分次嵌埋封装基板及其制造方法

说明书

本发明公开了一种多器件分次嵌埋封装基板，包括第一介电层、第二介电层和第三介电层，第一介电层包括第一导通铜柱层和第一器件放置口框，第二介电层包括位于第二介电层下表面内的第一布线层，在第一布线层上设置有第二导通铜柱层和散热铜块层，第三介电层包括第二布线层，在第二布线层上设置有第三导通铜柱层，第一布线层和第二布线层通过第一导通铜柱层导通连接，其中在第一器件放置口框的底部贴装有第一器件，第一器件的端子与第二布线层导通连接；还包括贯穿第一介电层、第二介电层和第三介电层的第二器件放置口框，在第二器件放置口框的底部贴装有第二器件，第二器件与第一器件存在厚度差异。还公开了一种多器件分次嵌埋封装基板的制造方法。

技术领域

本发明涉及电子器件封装结构，具体涉及多器件分次嵌埋封装基板及其制造方法。

背景技术

随着电子技术的日益发展，电子产品的需求趋向于高功能化、小型化。由于芯片的小型化已经接近于极限，因此如何将多颗芯片等元器件进行合理的封装，实现高功能化、小型化，成为当前行业中研究的重要课题。同时，出于成本和效率的考虑，面板级封装也成为当前的一个趋势，制作基板的过程中，就将芯片等元器件嵌埋与基板，可以有效缩小封装体积的同时，提高了产出效率，同时与晶圆级封装相比，成本大幅度降低。经过不断地发展、演变，面板级嵌埋封装技术得到越来越多的应用，在半导体封装领域扮演越来越重要的角色。与此同时，面板级嵌埋封装技术也得到了发展，当前面板级嵌埋封装领域，已经可以实现多颗芯片等元器件的嵌埋封装，但仍在存在一定的局限性。

现有面板级嵌埋封装方案已经可以实现多颗芯片等元器件的嵌埋封装，如现有技术CN109686669A公开了一种集成电路封装方法及封装结构，如图1所述，该封装结构将多颗元器件11一次性嵌埋于基板中间一层的框架10，封装后进行单面扇出，然后进行双面增层。该方案存在一定的局限性，元器件必须全部一次性嵌埋封装于起始层，如果想要将多颗芯片等元器件嵌埋封装于不同的层别，此方案无法实现；另外，如果芯片等元器件之间的厚度差异过大，而且具有双面需要扇出的I/O，也无法使用此方案。在面板级嵌埋封装领域，对于多颗元器件分次嵌埋封装于多层别的需求，目前还没有很好的解决方案。

传统板级嵌埋封装基板，对于多颗芯片等元器件的嵌埋，最常见的方式是将所有元器件水平铺开进行一次性嵌埋，很难通过自由化的设计，将芯片等元器件嵌埋封装于最合理的基板层别；传统板级嵌埋封装方法，大多是将多颗芯片等元器件一次性嵌埋于同一层别，这就要求芯片等元器件之间的厚度差异不能过大，否则影响嵌埋封装品质；尤其是对于双面具有I/O需要扇出的元器件，如果厚度差异过大，很难实现厚度较小元器件的I/O扇出。

发明内容

本发明的实施方案涉及提供一种多器件分次嵌埋封装基板及其制造方法，以解决上述技术问题。本发明通过将不同厚度的元器件分次嵌埋封装，通过自由化的设计，将元器件分别嵌埋于最合理的基板层别，实现了多颗厚度差异较大的元器件的嵌埋封装，并且便于实现各元器件的双面扇出。

本发明第一方面涉及一种多器件分次嵌埋封装基板，包括第一介电层、在所述第一介电层上方的第二介电层和在所述第一介电层下方的第三介电层，所述第一介电层包括沿高度方向贯穿所述第一介电层的第一导通铜柱层和第一器件放置口框，所述第二介电层包括位于所述第二介电层下表面内的第一布线层，在所述第一布线层上设置有第二导通铜柱层和散热铜块层，所述第三介电层包括位于所述第三介电层上表面内的第二布线层，在所述第二布线层上设置有第三导通铜柱层，所述第一布线层和所述第二布线层通过所述第一导通铜柱层导通连接，其中在所述第一器件放置口框的底部贴装有第一器件，使得所述第一器件的端子与所述第二布线层导通连接，所述第一器件与所述散热铜块层通过所述第一布线层连接；还包括贯穿所述第一介电层、所述第二介电层和所述第三介电层的第二器件放置口框，其中在所述第二器件放置口框的底部贴装有第二器件，所述第二器件与所述第一器件存在厚度差异。