[发明专利]用于测试集成电路的方法及系统

说明书

本发明涉及一种用于测试集成电路的方法及系统，该集成电路包括逻辑门、逻辑触发器及可重写存储器，该集成电路包括内部频率，该集成电路可配置成处于称为扫描链模式的操作模式中。依据本发明：将该集成电路置于该扫描链模式中；用隔离机构使该可重写存储器与该逻辑门及该逻辑触发器隔离；借由外部频率对该隔离机构进行定时(Clk)；改变该外部频率的周期性；读取(300)该可重写存储器的内容，并将其与数值进行比较；根据该比较判定(300)该可重写存储器的访问时间。

技术领域

本发明涉及一种用于测试配置在硅晶圆上的集成电路的方法及系统。

背景技术

在硅晶圆上制造集成电路。硅晶圆包括大量的集成电路，通常是数千个。

测试集成电路包括借由确保晶体管正确连接在一起以形成所寻求的功能来检查其功能性。制造集成电路的过程可能会在一个或多个晶体管上或在连接处引起各种故障。必须侦测这些故障，因为它们可能会损害集成电路的性能。

一些集成电路由逻辑门、逻辑触发器及至少一个可重写存储器(例如，闪存)组成。

一些集成电路具有可选择地参数化的内部频率，内部频率由逻辑门使用，并且用于对所有逻辑触发器及可重写存储器的运作进行定时。

可重写存储器的访问时间是必须被测试及证明合格的重要元素。通常，增加可重写存储器的频率频率，直到在可重写存储器的输出处获得与期望内容不对应的数据为止。

当在整个集成电路中使用相同的内部频率时，无法增加频率频率以表征可重写存储器的访问时间，因为这样的内部频率的频率的增加也可能导致逻辑门或触发器的故障失效，这会使可重写存储器的访问时间的合格性的结果是错误的。

本发明旨在可判定由内部频率来进行定时的包含在集成电路中的可重写存储器的访问时间，所述集成电路也由逻辑触发器及逻辑门组成。

发明内容

为此，依据第一形态，本发明提出一种用于测试集成电路的系统，该集成电路包括逻辑门、逻辑触发器及可重写存储器，该集成电路包括内部频率，该内部频率由该逻辑门使用来对所有该逻辑门及该可重写存储器的运作进行定时，该集成电路可配置成处于称为扫描链(scan chain)模式的操作模式中，其中该触发器的所有部件一个接一个地连成一串，以便测试该逻辑门及该触发器的操作，其特征在于该系统包括：

用于将该集成电路置于该扫描链模式中的机构；

用于使该可重写存储器与该逻辑门及该逻辑触发器隔离的机构；

用于借由外部频率对用于使该可重写存储器与该逻辑门及该逻辑触发器隔离的机构进行定时的机构；

用于改变该外部频率的周期性的机构；

用于读取该可重写存储器的内容并且用于将该数值与预定数值进行比较的机构；

用于依据该比较的结果来判定该可重写存储器的访问时间的机构。

本发明也有关于一种用于测试集成电路的方法，该集成电路包括逻辑门、逻辑触发器及可重写存储器，该集成电路包括内部频率，该内部频率由该逻辑门使用且用于对所有该逻辑触发器及该可重写存储器的操作进行定时，该集成电路可配置成处于称为扫描链模式的操作模式中，其中该触发器的所有部件一个接一个地连成一串，以便测试该逻辑门及该触发器的操作，其特征在于该方法包括下列步骤：

将该集成电路置于该扫描链模式中；

使该可重写存储器与该逻辑门及该逻辑触发器隔离；

借由外部频率对用于使该可重写存储器与该逻辑门及该逻辑触发器隔离的装置进行定时；

改变该外部频率的周期性；

读取该可重写存储器的内容并将该数值与预定数值进行比较；