[发明专利]半导体装置的制造方法及电力控制电路的制造方法

说明书

本发明涉及半导体装置的制造方法及电力控制电路的制造方法。在对半导体装置进行PN结二极管的通电试验的情况下，提高半导体装置的生产率，使半导体装置的成本降低，对进行通电试验时的通电用半导体元件的温度上升进行抑制。在半导体装置的制造方法中，分别内置多个PN结二极管的多个通电用半导体元件的背面与导体板的第1主面连接。另外，导体片连接于多个通电用半导体元件的表面。之后，在导体板的第2主面在具有多个通电用半导体元件、导体板及导体片的半导体装置的半成品的底面露出的状态下进行多个PN结二极管的通电试验。

技术领域

本发明涉及半导体装置的制造方法及电力控制电路的制造方法。

背景技术

在专利文献1中公开了对内置进行通电的PN结二极管的半导体元件进行PN结二极管的通电试验的试验装置及通电试验的试验条件，该半导体元件为使用了SiC的金属氧化物半导体场效应晶体管(MOSFET)等。

在对使用了SiC的MOSFET进行了正向通电的情况下，堆垛缺陷扩大而产生接通电压上升的双极劣化。为了对该双极劣化进行抑制，通过在基板之上形成缓冲层，在缓冲层之上形成漂移层，从而使得双极电流没有到达基板所包含的堆垛缺陷。

在非专利文献1中公开了将缓冲层所包含的堆垛缺陷的密度设定得比基板所包含的堆垛缺陷的密度显著地小。

但是，在市场上为了对产生双极劣化进行抑制，希望通过通电试验来确定缓冲层包含堆垛缺陷的半导体元件而对该半导体元件流出到市场进行抑制。但是，根据电流密度、最大结温等半导体元件的使用条件，通电试验的必要充分条件产生变化。但是，为了在半导体元件的寿命中保证缓冲层所包含的堆垛缺陷不生长，有时需要进行高温、长时间或高电流密度的通电试验。

而且，在专利文献2中公开了为了提高通电试验的电流密度，使用层叠金属箔而逐个芯片地进行通电试验。

专利文献1：日本专利第6104363号公报

专利文献2：日本专利第6289287号公报

非专利文献1：Hironori Itoh et.al.,High Reliable 4H-SiC EpitaxialWafer with BPD Free Recombination-Enhanced Buffer Layer for High CurrentApplications,ICSCRM,2019

在如专利文献1公开的那样进行了通电试验的情况下，为了在进行通电试验后将半导体元件组装于半导体装置，必须对半导体元件所具有的电极产生劣化进行抑制。因此，必须将进行通电试验时的试验温度限制为小于或等于230℃。通过提高试验温度能够将进行通电试验时的通电时间缩短，但由于用于进行了通电试验后的工序的限制而使试验温度受到限制，因此在实际实施通电试验时，必须使通电时间是以分钟为单位的。而且，在对流动具有大的电流密度的电流的半导体元件进行通电试验的情况下，必须严格设置通电试验的条件。因此，必须延长通电时间。另外，根据半导体元件所具有的电极的规格及安装方法，必须在更低的温度下进行筛选试验。因此，必须延长通电时间。另外，由于逐个芯片地进行通电试验，因此进行通电试验的试验装置的数量增多。另外，由于进行半导体元件其本身的通电试验，因此必须使用精密的输送半导体元件的输送系统、用于进行通电试验的探针夹具等。因此，试验装置的成本上升。这些问题使半导体装置的生产率降低。

在如专利文献2所公开的那样使用层叠金属箔而逐个芯片地进行了通电试验的情况下，在每次进行通电时必须更换层叠金属箔。因此，层叠金属箔的间接部件成本增加。另外，进行通电试验的试验装置的运转率降低。这些问题使半导体装置的成本上升。