[发明专利]掩模板、半导体装置及半导体装置的制作方法

说明书

本发明涉及一种掩模板、半导体装置及半导体装置的制作方法，掩模板用于通过曝光在一晶圆上形成图案，包括切割道图案、第一图案和第二图案，切割道图案用于在晶圆的切割区域形成切割道，切割道图案包括相反设置的第一端和第二端。第一图案位于第一端，用于在切割道内形成第一测试元件组图案。第二图案位于第二端，且与第一图案间隔设置，用于在切割道内形成第二测试元件组图案。其中，当晶圆上形成多个由掩模板曝光而成的曝光图案时，相邻两个曝光图案中的其中一个曝光图案的第一测试元件组图案与另一个曝光图案的第二测试元件组图案邻接。

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种掩模板、半导体装置及半导体装置的制作方法。

背景技术

目前，半导体芯片的制造过程大致可以分成两个部分：晶圆制备过程以及装配和测试过程。晶圆制备过程涉及准备含有多个集成电路的半导体晶圆，装配和测试过程涉及将半导体晶圆加工成期望形式的半导体产品。

通常，划片是组装和测试过程中的一个步骤，其涉及将含有多个相同集成电路的半导体晶圆切割成各个半导体芯片。具体来说，划片是通过利用划片刀片切割半导体晶圆来实现的。半导体晶圆被划片刀切割的区域通常被称为切割区。

在切割区中的切割道中常集成一个或多个测试元件组(Test Element Group，TEG)。TEG可以包括各种测试元件，并且在半导体芯片的制造过程中，可以使用具有多个探针的探针卡，对TEG中的测试元件进行针接触，以测量测试元件的电特性，最终确认半导体晶圆制造工艺是否正常，产品的特性是否符合目标。

相关技术中，在半导体晶圆上形成放置TEG的图案通常是由一个完整的曝光范围所确定。当测试工艺中需要将两组相邻的TEG设置在一个曝光范围内，且曝光范围内的空间不足以放置该两组TEG时，这项测试工艺只能被迫放弃，而无法检测该项电测试是否符合目标，影响产品良率。

发明内容

本发明提供一种掩模板、半导体装置及半导体装置的制作方法，以解决上述相关技术中存在的在曝光范围内的空间不足，而无法放置两组相邻的测试元件组的问题。

本发明实施例的掩模板，用于通过曝光在一晶圆上形成图案，所述掩模板包括：

用于在所述晶圆的切割区域形成切割道的切割道图案，所述切割道图案包括相反设置的第一端和第二端；

第一图案，位于所述第一端，用于在所述切割道内形成第一测试元件组图案；以及

第二图案，位于所述第二端，且与所述第一图案间隔设置，用于在所述切割道内形成第二测试元件组图案；

其中，当所述晶圆上形成多个由所述掩模板曝光而成的曝光图案时，相邻两个所述曝光图案中的其中一个所述曝光图案的第一测试元件组图案与另一个所述曝光图案的第二测试元件组图案邻接。

根据本发明的一些实施方式，沿着所述切割道图案的方向，所述第一图案的长度和所述第二图案的长度之和为一设定值。

根据本发明的一些实施方式，所述第一图案的长度和所述第二图案的长度相等或不相等。

根据本发明的一些实施方式，所述掩模板包括两个所述切割道图案，两个所述切割道图案相交。

根据本发明的一些实施方式，两个所述切割道图案相互垂直。

根据本发明的一些实施方式，所述掩模板还包括对准图案，所述对准图案位于所述切割道图案内，且位于所述第一图案和所述第二图案之间；

所述对准图案的两端分别与所述第一图案和所述第二图案相接。

根据本发明的一些实施方式，所述掩模板还包括重叠切割道图案，用于在所述切割区域形成重叠切割道；

相邻两个所述图案中的其中一个所述图案的所述重叠切割道与另一个所述图案的所述重叠切割道重叠。