[发明专利]适用于高速内容寻址和存内布尔逻辑计算的SRAM单元

说明书

本发明涉及一种适用于高速内容寻址和存内布尔逻辑计算的SRAM单元，由一个标准6T‑SRAM和两个额外的PMOS访问晶体管构成，两个PMOS访问晶体管P1、P2的读字线分别为RWLR和RWLL，在其控制下形成差分读取端口此SRAM单元适用于多行选通的操作，典型的应用是存内高速内容寻址和存内布尔逻辑计算。因PMOS的器件特性，本发明设计结构可以避免存内计算SRAM产生的读干扰，保证SRAM可以稳定且高速地执行存内CAM和存内布尔逻辑计算。此外，此基于SRAM的存内计算方案与商业CMOS技术兼容，并有机会利用现有的大量片上SRAM缓存。

技术领域

本发明涉及一种电子元件设计技术，特别涉及一种适用于高速内容寻址和存内布尔逻辑计算的SRAM单元。

背景技术

人工智能等数据密集型应用的激增，对高吞吐量和高能效计算架构的需求不断增加。然而，传统的冯-诺依曼架构需要在内存和计算单元之间来回搬运数据，这导致了有限的数据吞吐量和大量的能量开销[1]。为了应对这一挑战，有人提出了存内计算(in-memorycomputing，IMC)架构，通过减少数据传输，直接在内存内部进行计算来规避冯-诺依曼瓶颈。最近，人们探索了不同层次的存储器，包括SRAM(静态随机存储器)、DRAM(动态随机存储器)以及RRAM(阻变式存储器)、STT-MRAM(非易失性磁随机存储器)和Flash(闪存)等，以实现高效的存内计算系统。

目前已经提出了许多不同单元结构的存内计算SRAM设计，如6T[2]、标准8T[3]、9T[4]和10T[5]等。通过利用大规模的并行位线，SRAM可以处理高吞吐量和高能效的逻辑/算术/矩阵计算。在[3]中，作者提出了基于模拟的存内SARM来执行乘法和累加(MAC)/点积计算，但它只支持特定的可容错应用，如卷积神经网络(CNN)。此外，这些设计需要昂贵的DAC(数模转换器)和ADC(模数转换器)来转换模拟电压。另一种很有前景的基于数字的存内计算SRAM可以进行精确的按位计算，应用范围更广。在[2]中，通过激活多条字线，在6T/8TSRAM中实现了基本的内容寻址(CAM)运算和布尔逻辑运算。利用基本的布尔运算,作者在[6]中实现加法/乘法，并成功运行高级加密标准(AES)和卷积神经网络(CNN)算法等复杂应用。

但是，当多条字线同时被激活时，基于模拟的存内计算SRAM和基于数字的存内计算SRAM都会受到读干扰，这是由于共享的读写路径造成的。这很可能会破坏存储的数据。为了解决读干扰，有人提出了分层的6T SRAM设计[7]，以及交错结构[8]，以此来从架构层面规避读干扰，但它们在数据分配上有硬性限制，且不适合CAM应用。6T SRAM的其他辅助方案包括字线弱驱动[2]和交错字线激活[4]，但都严重降低了访问速度。标准的8T也已经被探讨过，以实现无读干扰的存内计算[9]，但同时也由于低的读裕度而导致了性能下降。带有解耦差分端口的9T[4]和10T[5]虽然可靠，但都带来较大的面积开销。总的来说，为了解决SRAM存内计算所面临的读干扰问题，之前的方案都导致了速度的降低或面积的额外开销。

公开文献：

[1]M.Horowitz,“1.1computing’s energy problem(and what we can do aboutit),”in2014 IEEE Int.Solid-State Circuits Conference Digest of TechnicalPapers(ISSCC).IEEE,Feb.2014,pp.1.

[2]S.Jeloka,N.B.Akesh,D.Sylvester,and D.Blaauw,“A28nm configurablememory(TCAM/BCAM/SRAM)using push-rule 6t bit cell enabling logic-in-memory,”IEEE J.Solid-State Circuits,vol.51,no.4,pp.1009–1021,Apr.2016.