[发明专利]一种自校准流水线ADC

说明书

本发明公开了一种自校准流水线ADC，通过第一子ADC对输入信号进行粗量化，其量化结果由第一开关逻辑控制模块编码成控制信号以对第一MDAC进行控制，使其实现输入信号与粗量化结果相减结果的差值放大，并传递给后级电路；由第二子ADC、第二开关逻辑控制模块、第二MDAC、第三子ADC、第三开关逻辑控制模块、第三MDAC遵循此过程，以流水线的方式逐级量化和差值放大，直至第四子ADC进行末端量化；同时由第一自校准模块、第二自校准模块和第三自校准模块根据低速ADC的量化编码结果进行各个子ADC量化编码的校准，实现高速高精度的流水线式的模数转换。

技术领域

本发明涉及集成电路领域，具体涉及一种自校准流水线。

背景技术

在过去的40年时间内集成电路技术得到了飞速的发展，随着晶体管最小沟道长度的缩小，数字集成电路的集成度越来越高、功耗越来越小、速率越来越快。数字电路的发展使更多的模拟信号处理被代替，但自然界中的信号大多是连续的，因此模数转换器(Analogto Digital Converter，ADC)在当今电子系统中扮演着重要的角色。

目前，可用的ADC结构有很多，包括FLASH结构、SAR结构、过采样结构以及流水线结构。相比于其他结构的ADC，流水线ADC能够同时兼顾高速高精度的要求，是目前集成电路领域的重要研究方向。

然而现有流水线ADC技术存在不可忽视的不足。由于模拟电子线路的非线性特性以及集成电路工艺的失配误差，例如电容失配误差，使得流水线ADC在进行高速高分辨率设计时，其真实有效位数与设计时的分辨率位数具有较大的差距，严重影响了流水线ADC的量化精度。

发明内容

针对现有技术中的上述不足，本发明提供的一种自校准流水线ADC解决了现有流水线ADC在进行高速高分辨率设计时，其真实有效位数与设计师的分辨率位数具有较大差距，量化精度不高的问题。

为了达到上述发明目的，本发明采用的技术方案为：一种自校准流水线ADC，包括：缓冲器A1、缓冲器A2、缓冲器A3、第一增益数模转换器MDAC、第二增益数模转换器MDAC、第三增益数模转换器MDAC、第一子ADC、第二子ADC、第三子ADC、第四子ADC、第一开关逻辑控制模块、第二开关逻辑控制模块、第三开关逻辑控制模块、第一自校准模块、第二自校准模块、第三自校准模块、低速ADC、反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10；

所述缓冲器A1的正相输入端分别与第一子ADC的vin端和低速ADC的vin端连接，并作为自校准流水线ADC的输入端Vin；所述缓冲器A1的反相输入端分别与缓冲器A1的输出端和第一增益数模转换器MDAC的vin端连接；所述第一增益数模转换器MDAC的s1～s15端与第一开关逻辑控制模块的输出端连接，其clks端分别与第二增益数模转换器MDAC的clka端和第三增益数模转换器MDAC的clks端连接，并作为自校准流水线ADC的采样相时钟信号端CLKS；