[发明专利]一种自校准流水线ADC

权利要求书

1.一种自校准流水线ADC，其特征在于，包括：缓冲器A1、缓冲器A2、缓冲器A3、第一增益数模转换器MDAC、第二增益数模转换器MDAC、第三增益数模转换器MDAC、第一子ADC、第二子ADC、第三子ADC、第四子ADC、第一开关逻辑控制模块、第二开关逻辑控制模块、第三开关逻辑控制模块、第一自校准模块、第二自校准模块、第三自校准模块、低速ADC、反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10；

所述第一子ADC用于对输入信号进行粗量化编码，得到量化结果；所述第一开关逻辑控制模块用于根据量化结果编码成控制信号，对第一增益数模转换器MDAC进行控制，得到放大后的量化结果与输入信号的差值；

所述第二子ADC、第二开关逻辑控制模块、第二增益数模转换器MDAC、第三子ADC、第三开关逻辑控制模块和第三增益数模转换器MDAC用于根据放大后的量化结果与输入信号的差值以流水线的方式进行逐级量化和放大，直至第四子ADC进行末端量化编码；所述第一自校准模块、第二自校准模块和第三自校准模块用于根据低速ADC的量化编码结果进行各个子ADC量化编码的校准，实现高速高精度的流水线式的模数转换；

所述缓冲器A1、缓冲器A2和缓冲器A3用于对实现高速高精度的流水线式的模数转换过程中的信号进行阻抗匹配、前后级隔离和电压跟随；所述反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10用于对实现高速高精度的流水线式的模数转换过程中的信号进行反相和延迟。

2.根据权利要求1所述的自校准流水线ADC，其特征在于，所述缓冲器A1的正相输入端分别与第一子ADC的vin端和低速ADC的vin端连接，并作为自校准流水线ADC的输入端Vin；所述缓冲器A1的反相输入端分别与缓冲器A1的输出端和第一增益数模转换器MDAC的vin端连接；所述第一增益数模转换器MDAC的s1～s15端与第一开关逻辑控制模块的输出端连接，其clks端分别与第二增益数模转换器MDAC的clka端和第三增益数模转换器MDAC的clks端连接，并作为自校准流水线ADC的采样相时钟信号端CLKS；

所述第一增益数模转换器MDAC的clka端分别与第二增益数模转换器MDAC的clks端和第三增益数模转换器MDAC的clka端连接，并作为自校准流水线ADC的放大相时钟信号端CLKA；所述第一增益数模转换器MDAC的vrefp端分别与第二增益数模转换器MDAC的vrefp端、第三增益数模转换器MDAC的vrefp端、第一子ADC的vrefp端、第二子ADC的vrefp端、第三子ADC的vrefp端、第四子ADC的vrefp端和低速ADC的vrefp端连接，并作为自校准流水线ADC的参考电压端Vrefp；所述第一增益数模转换器MDAC的vcm端分别与第二增益数模转换器MDAC的vcm端和第三增益数模转换器MDAC的vcm端，并作为自校准流水线ADC的共模电平端vcm；所述第一增益数模转换器MDAC的vrefn端分别与第二增益数模转换器MDAC的vrefn端、第三增益数模转换器MDAC的vrefn端、第一子ADC的vrefn端、第二子ADC的vrefn端、第三子ADC的vrefn端、第四子ADC的vrefn端和低速ADC的vrefn端连接，并作为自校准流水线ADC的参考电压端vrefn；所述第一增益数模转换器MDAC的aout端分别与缓冲器A2的正相输入端和第二子ADC的vin端连接；

所述第二增益数模转换器MDAC的vin端分别与缓冲器A2的反相输入端和缓冲器A2的输出端连接，其s1～s15端与第二开关逻辑控制模块的输出端连接，其aout端分别与缓冲器A3的正相输入端和第三子ADC的vin端连接；

所述第一子ADC的dout[4:0]端分别与第一开关逻辑控制模块的输入端和第一自校准模块的d1[4:0]端连接，其clk端分别与反相器U1的输入端、反相器U4的输入端、反相器U5的输入端、反相器U7的输入端、反相器U8的输入端和第三子ADC的clk端连接，并作为自校准流水线ADC的比较器时钟信号端CLK1；所述第二子ADC的clk端与反相器U4的输出端连接，其dout[4:0]端分别与第二开关逻辑控制模块的输入端和第一自校准模块的d2[4:0]端连接；所述低速ADC的dout[15:0]端分别与第一自校准模块的d3[15:0]端、第二自校准模块的d3[15:0]端和第三自校准模块的d3[15:0]端连接，其clk端作为自校准流水线ADC的低速ADC时钟信号端CLK2；

所述第一自校准模块的clk端与反相器U3的输出端连接，其dout[8:0]端与第二自校准模块的d1[8:0]端连接；所述反相器U2的输入端与反相器U1的输出端连接，其输出端与反相器U3的输入端连接；所述第二自校准模块的d2[4:0]端分别与第三子ADC的dout[4:0]端和第三开关逻辑控制模块的输入端连接，其clk端与反相器U6的输出端连接，其dout[12:0]端与第三自校准模块的d1[12:0]端连接；所述反相器U6的输入端与反相器U5的输出端连接；所述缓冲器A3的输出端分别与缓冲器A3的反相输入端和第三增益数模转换器MDAC的vin端连接；所述第三增益数模转换器MDAC的s1～s15端与第三开关逻辑控制模块的输出端连接，其aout端与第四子ADC的vin端连接；所述第四子ADC的clk端与反相器U7的输出端连接，其dout[3:0]端与第三自校准模块的d2[3:0]端连接；所述第三子ADC的dout[4:0]端与第三开关逻辑控制模块的输入端连接；所述反相器U9的输入端与反相器U8的输出端连接，其输出端与反相器U10的输入端连接；所述第三自校准模块的clk端与反相器U10的输出端连接，其dout[15:0]端作为自校准流水线ADC的输出端Dout3[15:0]。