[发明专利]用于超高速时域交织ADC的快速收敛时钟偏差校准方法

说明书

本发明涉及一种时钟偏差校准装置、方法及超高速时域交织模数转换器，该时钟偏差校准装置包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，探测器的第一输入端输入子模数转换器对应的子通道采样信号，第二输入端与采样电容的一端连接，N个探测器的输出端均与校准控制器的输入端连接，校准控制器的输出端与延迟线的第一输入端连接且校准控制器的输出端输出校准控制逻辑，延迟线的第二输入端与时钟分频器的输出端连接，N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。该时钟偏差校准装置对输入信号无特定要求，控制逻辑简单，收敛速度快，可以达到以较小的代价快速校准时钟偏差的目的。

技术领域

本发明属于模数转换器领域，具体涉及一种时钟偏差校准装置、方法及超高速时域交织模数转换器。

背景技术

时域交织ADC(analog to digital converter，模数转换器)可以在保持单通道子ADC的分辨率的同时，成倍的提高系统的采样率，因而是高速ADC的必选架构。此外，时域交织ADC还可以发挥子通道ADC能效比的优势，因此，时域交织ADC广泛的应用于仪器仪表、无线通信和超高速接口等领域，例如，软件无线电系统，其所需要的ADC的带宽大于2G、分辨率大于12位。

但时域交织ADC极易受到通道间失配的影响，比如时钟偏差，随着输入信号频率的提高，性能恶化严重，因此采用较小的代价来快速校准时钟偏差尤为必要。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种时钟偏差校准装置、方法及超高速时域交织模数转换器。本发明要解决的技术问题通过以下技术方案实现：

本发明实施例提供了一种用于超高速时域交织模数转换器的时钟偏差校准装置，包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，

每个所述探测器的第一输入端输入每个子模数转换器对应的子通道采样信号，每个所述探测器的第二输入端与所述采样电容的一端连接以输入参考通道采样信号，所述N个探测器的输出端均与所述校准控制器的输入端连接，所述校准控制器的输出端与每个所述延迟线的第一输入端均连接且所述校准控制器的输出端输出校准控制逻辑，每个所述延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，所述N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。

在本发明的一个实施例中，所述探测器包括：双输入比较器、异或门、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第一反相器、第二反相器、第三反相器、第四反相器、延迟单元和编码器，其中，

所述双输入比较器的第一输入端输入所述子通道采样信号，所述双输入比较器的第二输入端输入所述参考通道采样信号，所述双输入比较器的第三输入端输入比较器时钟，所述双输入比较器的第一输出端与所述异或门的第一输入端连接，所述双输入比较器的第二输出端与所述异或门的第二输入端连接；所述异或门的输出端与所述第一D触发器的输入端、所述第二D触发器的输入端、所述第三D触发器的输入端、所述第四D触发器的输入端连接；所述延迟单元的输入端输入所述比较器时钟，所述延迟单元的第一输出端与所述第一D触发器的时钟端连接，所述延迟单元的第二输出端与所述第二D触发器的时钟端连接，所述延迟单元的第三输出端与所述第三D触发器的时钟端连接，所述延迟单元的第四输出端与所述第四D触发器的时钟端连接；所述第一D触发器的输出端连接所述第一反相器的输入端，所述第二D触发器的输出端连接所述第二反相器的输入端，所述第三D触发器的输出端连接所述第三反相器的输入端，所述第四D触发器的输出端连接所述第四反相器的输入端，所述第一反相器的输出端、所述第二反相器的输出端、所述第三反相器的输出端、所述第四反相器的输出端均连接至所述编码器的输入端，所述编码器的输出端输出二进制信号。

在本发明的一个实施例中，所述延迟线包括粗延迟模块与细延迟模块，其中，