[发明专利]用于超高速时域交织ADC的快速收敛时钟偏差校准方法

权利要求书

1.一种用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，

每个所述探测器的第一输入端输入每个子模数转换器对应的子通道采样信号，每个所述探测器的第二输入端与所述采样电容的一端连接以输入参考通道采样信号，所述N个探测器的输出端均与所述校准控制器的输入端连接，所述校准控制器的输出端与每个所述延迟线的第一输入端均连接且所述校准控制器的输出端输出校准控制逻辑，每个所述延迟线的第二输入端均与时钟分频器的输出端连接以输入外部时钟信号，所述N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟；

所述探测器包括：双输入比较器(CMP)、异或门(XOR)、第一D触发器(D1)、第二D触发器(D2)、第三D触发器(D3)、第四D触发器(D4)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、延迟单元(Delay)和编码器(ENCODER)，其中，

所述双输入比较器(CMP)的第一输入端输入所述子通道采样信号，所述双输入比较器(CMP)的第二输入端输入所述参考通道采样信号，所述双输入比较器(CMP)的第三输入端输入比较器时钟，所述双输入比较器(CMP)的第一输出端与所述异或门(XOR)的第一输入端连接，所述双输入比较器(CMP)的第二输出端与所述异或门(XOR)的第二输入端连接；所述异或门(XOR)的输出端与所述第一D触发器(D1)的输入端、所述第二D触发器(D2)的输入端、所述第三D触发器(D3)的输入端、所述第四D触发器(D4)的输入端连接；所述延迟单元(Delay)的输入端输入所述比较器时钟，所述延迟单元(Delay)的第一输出端与所述第一D触发器(D1)的时钟端连接，所述延迟单元(Delay)的第二输出端与所述第二D触发器(D2)的时钟端连接，所述延迟单元(Delay)的第三输出端与所述第三D触发器(D3)的时钟端连接，所述延迟单元(Delay)的第四输出端与所述第四D触发器(D4)的时钟端连接；所述第一D触发器(D1)的输出端连接所述第一反相器(INV1)的输入端，所述第二D触发器(D2)的输出端连接所述第二反相器(INV2)的输入端，所述第三D触发器(D3)的输出端连接所述第三反相器(INV3)的输入端，所述第四D触发器(D4)的输出端连接所述第四反相器(INV4)的输入端，所述第一反相器(INV1)的输出端、所述第二反相器(INV2)的输出端、所述第三反相器(INV3)的输出端、所述第四反相器(INV4)的输出端均连接至所述编码器(ENCODER)的输入端，所述编码器(ENCODER)的输出端输出二进制信号。

2.根据权利要求1所述的用于超高速时域交织模数转换器的时钟偏差校准装置，其特征在于，所述延迟线包括粗延迟模块与细延迟模块，其中，

所述粗延迟模块的输入端与所述校准控制器的输出端连接且输入所述外部时钟信号，所述粗延迟模块的输出端连接所述细延迟模块的输入端，且所述细延迟模块的输入端与所述校准控制器的输出端连接，所述细延迟模块的输出端输出带有延迟量的采样时钟信号。