[发明专利]半导体结构及其形成方法

说明书

本发明公开了一种半导体结构及其形成方法。半导体结构包括：第一线路层，第一线路层的表面上具有多个第一线路结构；第二线路层，第二线路层的表面上具有多个第二线路结构，第一线路结构与第二线路结构相对并且电性连接到相应的第二线路结构的表面，其中，多个第一线路结构的表面处作为与多个第二线路结构电性连接的多个电性接点，多个电性接点中的至少两个电性接点的水平位置不同。

技术领域

本发明涉及半导体技术领域，具体来说，涉及一种半导体结构及其形成方法。

背景技术

针对目前高阶产品所对应的基板(例如，5G应用的FCBGA(倒装芯片球栅格阵列))，其层数的需求会随着产品越来越多(例如，大于12层板)。现行正在开发的扇出基板(FOSub)，主要系采用扇出(Fanout，FO)层取代部分的基板线路层，借以减少基板层数，其中FO层是通过粘胶层方式固接至基板线路结构。

当FO层固接至基板后会进行雷射钻孔来在FO层中形成连接至基板表面上的焊盘(pad)的导电通孔(via)，以电性连接FO层与基板，但因基板本身制程能力关系，基板上每个焊盘的厚度不均匀，此现象将导致FO层中的有些导电通孔无法连接到焊盘。

发明内容

针对相关技术中的上述问题，本发明提出一种半导体结构及其形成方法。

本发明的技术方案是这样实现的：

根据本发明实施例的一个方面，提供了一种半导体结构，包括：第一线路层，第一线路层的表面上具有多个第一线路结构；第二线路层，第二线路层的表面上具有多个第二线路结构，第一线路结构与第二线路结构相对并且电性连接到相应的第二线路结构的表面，其中，多个第一线路结构的表面处作为与多个第二线路结构电性连接的多个电性接点，多个电性接点中的至少两个电性接点的水平位置不同。

在一些实施例中，第一线路结构包括焊盘，第二线路结构包括导电柱。

在一些实施例中，第二线路层的介电层的表面上具有多个凹部，多个第二线路结构分别位于多个凹部中并且突出于介电层的表面。

在一些实施例中，凹部的底部宽度与第一线路结构的顶部宽度的比率在0.8至1.0的范围内。

在一些实施例中，凹部的顶部宽度与第一线路结构的底部宽度的比率在0.8至1.0的范围内。

在一些实施例中，凹部的侧壁上超出第一线路结构的侧壁的距离在0.5微米至10微米的范围内，并且距离与第一线路结构的顶部宽度的比率在0.5至1.0的范围内。

在一些实施例中，多个凹部中的至少两个凹部下方的介电层具有不同厚度。

在一些实施例中，第一线路结构通过焊料层电性连接到相应的第二线路结构的表面。

在一些实施例中，多个第二线路结构的多个底面中至少两个底面的水平位置不同。

在一些实施例中，半导体结构还包括：粘合层，位于第一线路层和第二线路层之间，其中，多个电性接点位于粘合层内。

根据本发明实施例的另一个方面，提供了一种形成半导体结构的方法，包括：提供具有多个第一线路结构的第一线路层以及具有多个第二线路结构的第二线路层，其中，第二线路层的介电层覆盖多个第二线路结构；将多个第一线路结构与第二线路层的介电层相对并且压合，以在介电层中形成与多个第一线路结构对应的多个预定凹部；在多个预定凹部内形成多个导电层；将多个导电层电性连接到多个第一线路结构。

在一些实施例中，多个预定凹部的深度是与多个第一线路结构的暴露表面水平位置相关，并且，多个第一线路结构中的至少两个第一线路结构的暴露表面水平位置不同，多个预定凹部中的至少两个预定凹部的深度不同。

在一些实施例中，形成多个导电层包括：将每个导电层形成为高于介电层的表面。