[发明专利]一种电路布图生成方法、装置、计算机设备及存储介质

说明书

本公开提供了一种电路布图生成方法、装置、计算机设备及存储介质，其中，该方法包括：利用目标电路对应的寄存器传输级RTL设计信息生成目标电路图；利用当前位置约束信息、以及所述目标电路图，生成所述目标电路的目标布图；所述当前位置约束信息用于约束所述目标电路中，输出端与同一目标逻辑门器件连接的多个目标寄存器、与该目标逻辑门器件之间的走线距离相等。本公开实施例减少目标逻辑门器件出现无效翻转的次数，从而有效减少目标电路的功耗值，提升芯片中目标电路运行的稳定性。

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种电路布图生成方法、装置、计算机设备及存储介质。

背景技术

对于高计算性能的芯片，因为芯片中每一寄存器阵列到达逻辑门器件的信号延时信息不同，导致在运行大量计算的场景时会存在逻辑门器件的无效翻转，造成较为严重的功耗，对电路整体运行的稳定性产生不利影响。

发明内容

本公开实施例至少提供一种电路布图生成方法、装置、计算机设备及存储介质。

第一方面，本公开实施例提供了一种电路布图生成方法，包括：利用目标电路对应的寄存器传输级RTL设计信息生成目标电路图；利用当前位置约束信息、以及所述目标电路图，生成所述目标电路的目标布图；所述当前位置约束信息用于约束所述目标电路中，输出端与同一目标逻辑门器件连接的多个目标寄存器、与该目标逻辑门器件之间的走线距离，使得所述多个目标寄存器输出信号到达该目标逻辑门器件的时间在预设时差范围内。

这样，得到的目标布图中，输出端与同一目标逻辑门器件连接的多个目标寄存器与该目标逻辑门器件之间的走线距离是一致的，也即输出端与同一目标逻辑门器件连接的多个目标寄存器中每一目标寄存器向该目标逻辑门器件传输信号所需要的时间基本一致，进而能够使得不同目标寄存器传输至同一目标逻辑门器件的信号能够在相同时刻到达，减少目标逻辑门器件由于输入的信号在不同时刻到达导致的无效翻转的次数，从而有效减少目标电路的功耗值，提升芯片中目标电路运行的稳定性。

在一种可能的实施方式中，所述当前位置约束信息用于约束所述目标电路中，输出端与同一目标逻辑门器件连接的多个目标寄存器、与该目标逻辑门器件之间的走线距离相等。

在一种可能的实施方式中，所述利用当前位置约束信息、以及所述目标电路图，生成所述目标电路的目标布图，包括：执行至少一个周期的迭代，在每个迭代周期中：利用当前位置约束信息、以及所述目标电路图，生成所述目标电路中的目标寄存器与目标逻辑门器件的布局信息；响应于满足迭代停止条件，基于所述布局信息，生成所述目标布图。

在一种可能的实施方式中，当前迭代周期的所述当前位置约束信息，是基于前一次迭代周期的位置约束信息确定的，或基于初始位置约束信息确定的。

这样，经过多次的迭代过程，能确定合适的位置约束信息，基于该合适的位置约束信息能约束目标电路中，输出端与同一目标逻辑门器件连接的多个目标寄存器、与该目标逻辑门器件之间的走线距离相等，且能将目标电路实现在芯片中，有效减少目标电路的功耗值。

在一种可能的实施方式中，所述布局信息包括：目标寄存器与目标逻辑门器件分别对应的位置信息和尺寸信息；针对每个迭代周期生成的布局信息，所述方法还包括：基于所述目标寄存器与所述目标逻辑门器件分别对应的位置信息和尺寸信息，确定所述目标电路占据的芯片空间尺寸；将所述芯片空间尺寸和预设的芯片空间尺寸阈值进行比对；所述响应于满足迭代停止条件，基于所述布局信息，生成所述目标布图，包括：响应于所述芯片空间尺寸小于或者等于所述芯片空间尺寸阈值，基于所述布局信息，生成所述目标布图。

在一种可能的实施方式中，还包括：响应于所述芯片空间尺寸大于所述芯片空间尺寸阈值，基于所述当前位置约束信息生成新的位置约束信息；将所述新的位置约束信息作为当前位置约束信息，返回利用当前位置约束信息、以及所述目标电路图，生成所述目标电路中的目标寄存器与目标逻辑门器件的布局信息的步骤。