[发明专利]半导体器件及其制造方法

说明书

提供一种半导体器件及其制造方法。所述半导体器件具有位于衬底中的源极区及漏极区、栅极结构以及金属线。源极区在衬底中环绕漏极区。栅极结构设置在衬底上，且设置在源极区与漏极区之间。栅极结构环绕漏极区。金属线位于源极区及漏极区以及栅极结构上方且电连接到漏极区或源极区。源极区包括掺杂区，所述掺杂区具有位于所述掺杂区的两个相对端部之间的断开区。金属线从漏极区延伸、跨越栅极结构且跨越断开区并超过源极区。

技术领域

本发明实施例是涉及半导体器件及其制造方法。

背景技术

金属氧化物半导体(Metal-oxide-semiconductor，MOS)场效晶体管(MOS fieldeffect transistor，MOSFET)是应用于例如微处理器等超大型集成电路的重要半导体器件。MOSFET是由通常被识别为源极、基极(bulk)、栅极及漏极的四个端子构成的器件，其中栅极上的电压控制从漏极流向源极的电流。

发明内容

根据一些实施例，一种半导体器件包括位于衬底中的漏极区及源极区、栅极结构以及金属线。源极区在衬底中环绕漏极区。栅极结构设置在衬底上，且设置在源极区与漏极区之间。栅极结构环绕漏极区。金属线位于源极区及漏极区以及栅极结构上方且电连接到漏极区或源极区。源极区包括掺杂区，所述掺杂区具有位于所述掺杂区的两个相对端部之间的断开区。金属线从漏极区延伸、跨越栅极结构且跨越断开区并超过源极区。

根据一些实施例，一种半导体器件包括衬底，所述衬底具有位于所述衬底中的第一导电类型掺杂阱、位于第一导电类型掺杂阱中的第二导电类型掺杂阱、以及位于所述衬底上的隔离结构，所述隔离结构界定所述衬底的第一区及第二区。第一导电类型掺杂漏极区位于第一导电类型掺杂阱内且位于衬底的第一区中。第一导电类型掺杂源极区位于第二导电类型掺杂阱内且位于衬底的第二区中，且环绕第一导电类型掺杂漏极区。栅极结构部分地设置在衬底上且部分地设置在隔离结构中的一者上。栅极结构设置在第一导电类型掺杂源极区与第一导电类型掺杂漏极区之间，且第一导电类型掺杂源极区环绕栅极结构。沟道区位于栅极结构下方且位于第二导电类型掺杂阱内。金属线位于第一导电类型掺杂源极区及第一导电类型掺杂漏极区以及栅极结构上方。金属线电连接到第一导电类型掺杂漏极区。第一导电类型掺杂源极区具有由断开区划分的裂开环路状(split loop-shaped)俯视图。金属线延伸跨越栅极结构且跨越断开区并超过第一导电类型掺杂源极区。

根据一些实施例，一种制造半导体器件的方法包括至少以下步骤。在衬底中形成第一导电类型掺杂阱。在衬底中在第一导电类型掺杂阱中形成第二导电类型掺杂阱。在衬底上形成隔离结构以界定衬底的第一区及第二区。在隔离结构上且在衬底上形成栅极结构及导电半导体图案。在衬底的第一区及第二区中形成第一导电类型掺杂区及第二导电类型掺杂区。在栅极结构上方且跨越栅极结构形成至少一个金属线。所述至少一个金属线在第二区中延伸跨越第一导电类型掺杂区及第二导电类型掺杂区且与第一导电类型掺杂区及第二导电类型掺杂区中的至少一者电连接。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰，可任意增大或减小各种特征的尺寸。

图1到图8是根据本公开一些实施例的半导体器件的制造方法中的各种阶段的示意性剖视图。

图1A、图2A、图4A、图5A、图6A、图7A及图8A是半导体器件的结构的部分的示意性示例性俯视图。

图9是示出根据本公开一些实施例的包括高电压半导体器件的结构的部分的示意性俯视图。

图10是示出根据本公开一些实施例的结构的掺杂环部分的示意性放大俯视图。

图11是示出根据本公开实施例的掺杂环区及栅极结构的相对位置及形状的示意性俯视图。

具体实施方式