[发明专利]用于FPGA支持全路径的电路延迟检测器及检测方法

说明书

本发明涉及一种用于FPGA支持全路径的电路延迟检测器及检测方法，包括两个影子寄存器和一个相移时钟；两个影子寄存器由被检组合逻辑输出作为时钟，由相移时钟SCLK作为数据，两个影子寄存器分别在被检组合逻辑输出的上升沿和下降沿被触发，对相移时钟进行采样，两个影子寄存器的输出经过或门输出，或门输出作为同步寄存器输入，同步寄存器的时钟为被检组合逻辑时钟MCLK，同步寄存器的输出作为电路延迟检测器的输出，相移时钟SCLK与被检组合逻辑时钟MCLK同频率，SCLK与MCLK相位差可调。能够实时地测量FPGA中任何路径的延迟，覆盖所有的工作状况，实时确保电路的安全运行。

技术领域

本发明涉及一种检测技术，特别涉及一种用于FPGA支持全路径的电路延迟检测器及检测方法。

背景技术

CMOS电路的动态功耗与Vdd的平方成正比。目前的EDA(Electronic DesignAutomation电子设计自动化)工具考虑到不同的工作状况、制造误差等因素，通常会保留较大的时钟裕量。动态电压调整技术通过将Vdd降到能够维持电路安全运行的最低频率，来降低动态功耗。但是DVS(动态电压调节)技术在FPGA(Field-Programmable Gate Array现场可编程门阵列)上的应用还不是很广泛。主要原因是FPGA的关键路径与应用相关，在设计时难以预知。因此需要一个实时的精准的延迟测量技术来保护电路安全运行。

Levine等人(Joshua M.Levine,et al.Online measurement of timing incircuits:For health monitoring and dynamic voltagefrequency scaling.In FCCM,pages109–116.IEEE,2012.)提出了基于影子寄存器(指该寄存器与电路功能无关)的方法来测量较关键路径的裕量。这种方法的主要缺陷是无法测量路径终点在硬核内部的路径。Ahmed等人(Ibrahim Ahmed,et al.Automatic BRAM testing for robust dynamicvoltage scaling for fpgas.In FPL,pages 68–75.IEEE,2018)提出了线下的能够测量任意路径的电路延迟测量技术，他们生成多个校准比特流，记录下来各路径在各电压下的延迟。但是这种基于校准表的方法无法覆盖所有的工作状况，当工作环境与校准环境不一致时，校准信息会失效。

发明内容

为了保证FPGA电路运行的可靠性，提出了一种用于FPGA支持全路径的电路延迟检测器及检测方法，能够实时地测量FPGA中任何路径的延迟，覆盖所有的工作状况，实时确保电路的安全运行。

本发明的技术方案为：一种用于FPGA的支持全路径的电路延迟检测器，包括两个影子寄存器和一个相移时钟；两个影子寄存器由被检组合逻辑输出作为时钟，由相移时钟SCLK作为数据，两个影子寄存器分别在被检组合逻辑输出的上升沿和下降沿被触发，对相移时钟进行采样，两个影子寄存器的输出经过或门输出，或门输出作为同步寄存器输入，同步寄存器的时钟为被检组合逻辑时钟MCLK，同步寄存器的输出作为电路延迟检测器的输出，相移时钟SCLK与被检组合逻辑时钟MCLK同频率，SCLK与MCLK相位差可调。

所述用于FPGA支持全路径的电路延迟检测器的检测方法，将相移时钟SCLK与组合逻辑时钟MCLK的相位差从0以固定间隔时间逐渐调整到360；当SCLK与MCLK相位差较小时，SCLK的下升沿将早于组合逻辑的边沿到达，此时延迟检测器采样结果为0；当SCLK与MCLK的相位差逐渐增大，使得SCLK的下降沿晚于组合逻辑边沿到达，此时延迟检测器采样结果为1，0到1发生跳变点表示相移时钟的下升沿与组合逻辑的输出边沿重合；当相位差进一步增大，以至于SCLK的上升沿在组合逻辑边沿之后到达，此时延迟检测器采样结果为0，1到0跳变点表示相移时钟的上升沿与组合逻辑的输出边沿重合；相移时钟的相位已知，检测器采样值发生跳变的相位反映了组合逻辑边沿与相移时钟边沿的位置关系，进而间接测得被检组合逻辑的延时。