[发明专利]用于FPGA支持全路径的电路延迟检测器及检测方法

权利要求书

1.一种用于FPGA支持全路径的电路延迟检测器，其特征在于，包括两个影子寄存器和一个相移时钟；两个影子寄存器由被检组合逻辑输出作为时钟，由相移时钟SCLK作为数据，两个影子寄存器分别在被检组合逻辑输出的上升沿和下降沿被触发，对相移时钟进行采样，两个影子寄存器的输出经过或门输出，或门输出作为同步寄存器输入，同步寄存器的时钟为被检组合逻辑时钟MCLK，同步寄存器的输出作为电路延迟检测器的输出，相移时钟SCLK与被检组合逻辑时钟MCLK同频率，SCLK与MCLK相位差可调。

2.根据权利要求1所述用于FPGA支持全路径的电路延迟检测器的检测方法，其特征在于，将相移时钟SCLK与组合逻辑时钟MCLK的相位差从0以固定间隔时间逐渐调整到360；当SCLK与MCLK相位差较小时，SCLK的下升沿将早于组合逻辑的边沿到达，此时延迟检测器采样结果为0；当SCLK与MCLK的相位差逐渐增大，使得SCLK的下降沿晚于组合逻辑边沿到达，此时延迟检测器采样结果为1，0到1发生跳变点表示相移时钟的下升沿与组合逻辑的输出边沿重合；当相位差进一步增大，以至于SCLK的上升沿在组合逻辑边沿之后到达，此时延迟检测器采样结果为0，1到0跳变点表示相移时钟的上升沿与组合逻辑的输出边沿重合；相移时钟的相位已知，检测器采样值发生跳变的相位反映了组合逻辑边沿与相移时钟边沿的位置关系，进而间接测得被检组合逻辑的延时。