[发明专利]自调谐锁相环（PLL）电路

权利要求书

1.一种通过锁相环(PLL)电路控制时钟信号的方法，其中，该方法包括：

通过所述PLL电路识别与所述PLL电路的数字振荡器(DCO)的增益有关的第一参数；

通过所述PLL电路识别与所述PLL电路的时间数字转换器(TDC)的分辨率有关的第二参数；

通过所述PLL电路基于所述第一参数和所述第二参数，识别与所述PLL电路的环路滤波器的滤波器系数有关的第三参数；和

通过所述PLL电路基于参考时钟信号、所述第一参数、所述第二参数和所述第三参数输出所述时钟信号。

2.权利要求1所述的方法，其中通过所述PLL电路的锁频环执行所述第一参数的识别。

3.权利要求1所述的方法，其中识别所述第二参数基于向所述TDC提供测试脉冲。

4.权利要求1所述的方法，其中该方法还包括通过所述PLL电路将所述第三参数存储在与所述PLL电路通信耦合的存储器中。

5.权利要求1所述的方法，其中识别所述第三参数包括通过所述PLL电路识别与所述PLL电路通信耦合的存储器中的第三参数。

6.权利要求1所述的方法，其中识别所述第三参数包括通过所述PLL电路基于查找表识别所述第三参数。

7.权利要求1所述的方法，其中识别所述第一参数包括对所述第一参数的迭代识别。

8.锁相环(PLL)电路，包括：

时间数字转换器(TDC)，用于识别分频后的输出时钟和参考时钟信号；

数字滤波器；

数字控制振荡器(DCO)控制器，包括：

锁频环控制器，用于识别所述PLL电路的DCO的增益；

TDC控制器，用于识别TDC的分辨率；和

滤波器控制器，用于基于DCO的增益和TDC的分辨率来识别所述数字滤波器的系数；和

DCO，其中DCO基于所述参考时钟信号和所述系数提供输出时钟信号。

9.权利要求8所述的PLL电路，其中所述输出时钟信号还基于DCO的增益和TDC的分辨率。

10.权利要求8所述的PLL电路，其中所述锁频环控制器用于在识别TDC的分辨率之前识别DCO的增益。

11.权利要求8所述的PLL电路，其中所述DCO的输出被输入到所述DCO控制器。

12.权利要求11所述的PLL电路，其中所述DCO的输出被输入到所述DCO控制器，以迭代地识别DCO的增益。

13.权利要求8所述的PLL电路，其中TDC用于基于分频后的输出时钟动态调整所述输出时钟信号的相位。

14.权利要求8所述的PLL电路，其中所述数字滤波器是二阶数字滤波器。

15.权利要求8所述的PLL电路，其中DCO包括粗数模转换器(DAC)和细DAC。

16.电子设备，包括：

参考时钟信号发生器，用于产生参考时钟信号；

处理器，用于处理输出时钟信号；和

锁相环(PLL)电路，包括：

数字控制振荡器(DCO)控制器，用于基于所述PLL电路的DCO增益和所述PLL电路的时间数字转换器(TDC)的分辨率，识别所述PLL电路的数字滤波器的系数；和

DCO，其中DCO用于基于所述参考时钟信号和所述系数输出所述输出时钟信号。