[发明专利]半导体装置及其形成方法

说明书

本申请案涉及一种半导体装置和其形成方法。半导体装置包含：主电路区；和包围所述主电路区的划线区；其中所述主电路区及所述划线区包括第一绝缘膜及第二绝缘膜以及形成于其间的低k膜；且其中所述划线区的所述低k膜包含沿着所述主电路区与所述划线区之间的边界加衬的多个空腔。

技术领域

本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及一种半导体装置及其形成方法。

背景技术

举例来说，在例如动态随机存取存储器(下文称为DRAM)的半导体装置中，在一些情况下设置处于金属互连件之间的具有低介电常数的低k膜以减小互连件之间的电容并且达成电路的高速操作。

然而，而在过去，SiO₂已用作Cu互连件的层间膜且Si₃N₄已沉积在Cu互连件上方以防止Cu扩散。最近，SiOC及SiCN例如用作具有甚至更低介电常数的膜。在以下描述中，SiOC及SiCN统称为低k膜。这些低k膜与氧化硅膜和氮化硅膜相比具有较低粘附性，此外，所述材料还易碎。出于这些原因，当分切(dice)上面形成有例如DRAM的半导体元件的半导体晶片以将半导体晶片分隔成个别半导体芯片时，分切引起的裂纹有时在低k膜和膜界面(SiO₂/SiOC、SiOC/SiCN、SiCN/SiO₂)中传播并且到达半导体装置的主电路区，进而减小半导体装置的良率。

发明内容

根据本申请的一方面，提供一种半导体装置。半导体装置包括：主电路区；和包围主电路区的划线区；其中主电路区及划线区包括第一绝缘膜及第二绝缘膜以及形成于其间的低k膜；且其中划线区的低k膜包含沿着主电路区与划线区之间的边界加衬的多个空腔。

根据本申请的另一方面，提供一种制造半导体装置的方法，所述半导体装置包含以矩阵布置的多个主电路区和设置于主电路区之间的划线区。所述方法包括：形成第一绝缘膜；形成低k膜；形成穿透低k膜的多个穿透部分；和在低覆盖率成膜条件下形成第二绝缘膜以在多个通孔中形成空腔。

根据本申请的又一方面，提供一种制造半导体装置的方法，所述半导体装置包含以矩阵布置的多个主电路区和设置于主电路区之间的划线区。所述方法包括：形成第一绝缘膜；形成低k膜；形成穿透低k膜的多个穿透部分；和在高覆盖率膜形成条件下在低k膜上形成第三绝缘膜，并且在穿透部分内部掩埋第三绝缘膜。

附图说明

图1是说明根据第一实施例的半导体装置的布局的示意性配置的一个实例的平面视图。

图1A是说明半导体装置的示意性配置的一个实例的平面视图。

图2是说明根据第一实施例的半导体装置的划线区的示意性配置的一个实例的平面视图，且是图1中的区A的放大视图。

图3是说明根据第一实施例的半导体装置的划线区的示意性配置的一个实例的平面视图，且是图2中的区B的放大视图。

图4是说明根据第一实施例的半导体装置和其制造方法的一个示意性实例的纵截面，且是说明遵循图11的步骤的一个实例的图式。图4是沿着图3中的线X-X的部分的纵截面。

图5A是说明根据第一实施例的半导体装置的存储器单元区的示意性配置的一个实例的纵截面。

图5B是说明根据第一实施例的半导体装置的外围电路部分的示意性配置的一个实例的纵截面。

图6是说明根据第一实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面。

图7是说明根据第一实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图6的步骤的一个实例的图式。

图8是说明根据第一实施例的制造半导体装置的方法中途的步骤的一个示意性实例的纵截面，且是说明遵循图7的步骤的一个实例的图式。