[发明专利]一种多芯片封装中信号互联线等效负载的评估电路及方法

权利要求书

1.一种多芯片封装中信号互联线等效负载的评估电路，其特征在于，包括：

第一模拟电路，包括多芯片封装中的目标信号互连线，用于获取所述目标信号互连线的目标模拟信号量；

第二模拟电路，包括可调电容，用于获取所述可调电容在不同电容值下的电容模拟信号量；

信号比较模组，用于获取所述目标模拟信号量和所述电容模拟信号量的比较结果，以在所述电容模拟信号量与所述目标模拟信号量的差异小于设定阈值时，将当前可调电容的电容值等效为所述目标信号互连线的负载。

2.根据权利要求1所述的评估电路，其特征在于，所述目标信号互连线，包括：

所述多芯片封装中任意两个芯片之间的信号互联线，和/或

任意一个芯片与封装底座之间的信号互联线。

3.根据权利要求1或2所述的评估电路，其特征在于，所述第一模拟电路为第一振荡电路；其中，所述目标信号互连线为所述第一振荡电路电容；

所述第二模拟电路为第二振荡电路；其中，所述可调电容为所述第二振荡电路电容。

4.根据权利要求3所述的评估电路，其特征在于，所述第一模拟电路为第一环形振荡器；所述第二模拟电路为第二环形振荡器。

5.根据权利要求4所述的评估电路，其特征在于，所述目标信号互连线包括至少一组信号互连线组合；其中，每组信号互连线组合均包括串联的两条信号互联线；

所述第一环形振荡器和所述第二环形振荡器设置在公共环形振荡器中；

所述公共环形振荡器包括延时模组和与非门逻辑电路；所述与非门逻辑电路的输出端连接所述延时模组的输入端；所述延时模组的输出端连接所述非门逻辑电路的输入端；

所述延时模组包括至少一个延时单元；其中，每组信号互连线组合均对应一个延时单元；

所述延时单元包括输入缓冲器、第一选择器、第二选择器和输出缓冲器；

所述输出缓冲器的输出端连接所述第一选择器的输入端；所述第一选择器的第一输出端通过所述延时单元对应的信号互连线组合连接所述第二选择器的第一输入端；所述第一选择器的第二输出端和所述第二选择器的第二输入端均通过所述可调电容接地；所述第二选择器的输出端连接所述输出缓冲器的输入端；

所述公共环形振荡器还包括：第一缓冲器和分频器；

所述与非门逻辑电路的输出端通过所述第一缓冲器连接所述分频器的输入端。

6.根据权利要求1或2所述的评估电路，其特征在于，所述第一模拟电路为第一充放电路；其中，所述目标信号互连线为所述第一充放电路的充放电容；

所述第二模拟电路为第二充放电路；其中，所述可调电容为所述第二充放电路的充放电容。

7.根据权利要求6所述的评估电路，其特征在于，所述第一充放电路包括第一电流源、第一MOS管、第二MOS管和第一电容；所述第二充放电路包括第二电流源、第三MOS管、第四MOS管和第二电容；

所述第一电流源经所述第一MOS管、所述目标信号互连线和所述第一电容接地；所述目标信号互连线还经所述第二MOS管接地；

所述第二电流源经所述第三MOS管和所述可调电容接地；所述第四MOS管和所述第二电容均与所述可调电容并联；

所述第一MOS管的栅极分别连接所述第二MOS管的栅极、所述第三MOS管的栅极和所述第四MOS管的栅极；

所述第一MOS管和所述第二MOS管的沟道类型不同；所述第三MOS管和所述第四MOS管的沟道类型不同；所述第一MOS管和所述第三MOS管的沟道类型相同。

8.根据权利要求7所述的评估电路，其特征在于，所述信号比较模组包括比较器和D触发器；

所述比较器的第一输入端连接所述第一MOS管的漏极；所述比较器的第二输入端连接所述第三MOS管的漏极；所述比较器的输出端连接所述D触发器的D端；所述第一MOS管的栅极通过反相器连接所述D触发器的CP端。