[发明专利]减少应力的芯片贴装工艺

说明书

本发明提供一种减少应力的芯片贴装工艺，包括以下步骤：步骤S1，通过表面贴装工艺将芯片贴装在基板表面，回流焊接使得芯片正面的各焊球与基板上的焊盘对应连接；所述芯片预设有阵列式小芯片单元；步骤S2，在芯片底部填充底填胶，通过芯片和基板的表面张力，吸收液态的底填胶进入芯片和基板之间的空隙，再使底填胶固化；步骤S3，从芯片背面进行分割，形成沟槽，将芯片分割成阵列式的小芯片单元；各小芯片单元通过基板上焊盘与布线实现阵列式的小芯片单元之间的互联。本发明通过将芯片设计成阵列式结构，芯片与基板焊接并分割成阵列式的小芯片单元，可以降低芯片贴装一致性难度，减少贴装成本，保持芯片总体面积基本不变。

技术领域

本发明涉及半导体技术领域，尤其是一种减少应力的芯片贴装工艺。

背景技术

集成电路终端越来越向大尺寸芯片方向发展，这两个领域在终端的封装和互联技术中会存在如下问题：首先大尺寸芯片在表面贴装过程中会受到基座的应力，同时在做高低温失效实验时，大尺寸芯片因为跟基座的热膨胀系数有差异，往往会导致互联焊球的断裂，如果是三维封装，那么作为芯片跟基座之间的转接板会出现断裂的问题；柔性电路因为需要匹配各种使用环境，对于可穿戴的柔性电路，上面贴装的芯片如果尺寸过大，则不能实现某些角度的折叠或弯曲，严重影响终端的使用范围。

目前业内为了达到某些应用的高集成度，需要贴装阵列式小芯片来代替本来要贴装的大芯片，这样不仅增加了芯片之间的一致性难度，增加了贴装次数和贴装成本，还增加了总体芯片的面积。

发明内容

本发明的目的在于克服现有技术中存在的不足，提供一种减少应力的芯片贴装工艺，通过将芯片设计成阵列式结构，芯片与基板焊接并分割成阵列式的小芯片单元，可以降低芯片贴装一致性难度，减少贴装成本，保持芯片总体面积基本不变。为实现以上技术目的，本发明采用的技术方案是：

本发明的第一实施例提出一种减少应力的芯片贴装工艺，包括以下步骤：

步骤S1，通过表面贴装工艺将芯片贴装在基板表面，回流焊接使得芯片正面的各焊球与基板上的焊盘对应连接；所述芯片预设有阵列式小芯片单元；

步骤S2，在芯片底部填充底填胶，通过芯片和基板的表面张力，吸收液态的底填胶进入芯片和基板之间的空隙，再使底填胶固化；

步骤S3，从芯片背面进行分割，形成沟槽，将芯片分割成阵列式的小芯片单元；各小芯片单元通过基板上焊盘与布线实现阵列式的小芯片单元之间的互联。

进一步地，步骤S3中，通过光刻和干法刻蚀、或刀片切割或激光切割方式将芯片分割成阵列式的小芯片单元。

本发明的第二实施例提出一种减少应力的芯片贴装工艺，包括以下步骤：

步骤S1，通过表面贴装工艺将芯片贴装在基板表面，回流焊接使得芯片正面的各焊球与基板上的焊盘对应连接；所述芯片预设有阵列式小芯片单元；

步骤S2，从芯片背面进行分割，形成沟槽，将芯片分割成阵列式的小芯片单元；各小芯片单元通过基板上焊盘与布线实现阵列式的小芯片单元之间的互联；

步骤S3，在芯片底部填充底填胶，在芯片的沟槽上方施加吸力，通过芯片和基板的表面张力，吸收液态的底填胶进入芯片和基板之间的空隙，再使底填胶固化。

进一步地，步骤S2中，通过光刻和干法刻蚀、或刀片切割或激光切割方式将芯片分割成阵列式的小芯片单元。

本发明的第三实施例提出一种减少应力的芯片贴装工艺，包括以下步骤：

步骤S1，在芯片的正面制作沟槽，所述沟槽并不贯透芯片的材质；所述芯片预设有阵列式小芯片单元；

步骤S2，通过表面贴装工艺将芯片贴装在基板表面，回流焊接使得芯片正面的各焊球与基板上的焊盘对应连接；