[发明专利]基于电荷转移的存算一体单元以及存算一体结构

说明书

本发明提供一种基于电荷转移的存算一体单元以及存算一体结构，包括：数据存储电路、连接该数据存储电路的放电控制电路、连接该数据存储电路的精度保护电路、连接该精度保护电路的电荷存储电路以及连接该放电控制电路的输入开关控制电路；该数据存储电路用于存储数据，该放电控制电路用于将该数据存储电路内存储的数据表达出来，决定是否能通过电流；该电荷存储电路将流入的电荷存储，输入开关控制电路根据外部输入信号决定是否将电荷输出到放电位线上，精度保护结构用于消除寄生电荷造成的精度误差，采用电荷转移的方式，而不是电荷均衡。既没有直流分量，又能满足通过脉冲个数反复输出计算结果。

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及一种基于电荷转移的存算一体单元以及存算一体结构。

背景技术

存算一体技术中，存储单元利用SRAM作为数据暂存的介质，通过周围其他晶体管和外部输入的数据实现乘法操作。

图1为典型的模拟式的SRAM存算一体单元，为一个典型的8TSRAM存算单元。其中，6TSRAM存储1bit权值数据，同时控制右侧N2的通断。外部输入数据作用在N1的栅极，通过输入电平幅度控制N1的放电电流大小。由图可见N2和N1共同实现了6TSRAM数据和外部输入的乘法操作，乘法结果为BLC上电荷损失量。但是，由于计算结果是N1、N2电流放电大小，受到输入脉冲宽度精确性影响，由于仍然是直流的放电，功耗仍相对偏高。

图2为现有的基于电荷均衡的存算一体单元，根据输入信号(互补的WL和WLN信号，作为输入)和6TSRAM内部数据决定是否对电容C0上端进行充电。如果进行充电，就会对BLC上的电压产生影响，由复数的这样的单元链接在同一个BLC上，最终计算结果体现在整列的平均电压值。但是，由于是电荷均衡得到最终结果的方式，计算过程中只能进行单次的充放电操作，无法通过多脉冲输入的形式实现多比特的输入。

发明内容

针对现有技术中的问题，本发明提供一种基于电荷转移的存算一体单元以及存算一体结构，能够至少部分地解决现有技术中存在的问题。

为了实现上述目的，本发明采用如下技术方案：

第一方面，提供一种基于电荷转移的存算一体单元，包括：数据存储电路、连接该数据存储电路的放电控制电路、连接该数据存储电路的精度保护电路、连接该精度保护电路的电荷存储电路以及连接该放电控制电路的输入开关控制电路；

该数据存储电路用于存储数据，该放电控制电路用于将该数据存储电路内存储的数据表达出来，决定是否能通过电流；该电荷存储电路将流入的电荷存储，输入开关控制电路根据外部输入信号决定是否将电荷输出到放电位线上，精度保护结构用于消除寄生电荷造成的精度误差。

进一步地，该数据存储电路采用6T-SRAM。

进一步地，该放电控制电路包括：第一PMOS晶体管，该第一PMOS晶体管的源极连接电源，栅极连接该数据存储电路，源极连接输入开关控制电路。

进一步地，输入开关控制电路包括：第二PMOS晶体管以及第三PMOS晶体管；

该第二PMOS晶体管的源极连接该放电控制电路，栅极接入第一输入信号，漏极连接该第三PMOS晶体管的源极、该电荷存储电路以及该精度保护电路；

该第三PMOS晶体管的栅极接入第二输入信号，该第一输入信号以及该第二输入信号互补，该第三PMOS晶体管的漏极连接放电位线。

进一步地，该电荷存储电路包括：电容，该电容一端连接在该第二PMOS晶体管漏极与该第三PMOS晶体管的源极之间，另一端接地。

进一步地，该电荷存储电路为寄生电容。

进一步地，该精度保护电路包括：第一NMOS晶体管，该第一NMOS晶体管的栅极连接该数据存储电路，漏极连接在该第二PMOS晶体管漏极与该第三PMOS晶体管的源极之间，源极接地。