[发明专利]一种基于近似复数乘法器的FFT处理器

说明书

本发明公开了一种基于近似复数乘法器的FFT处理器，通过对FFT处理器中的乘法器中的Booth编码单元和部分积压缩单元进行近似，在精度保持在一定水平的条件下，减少了运算时的资源消耗，提升了运算速率和处理器性能。

技术领域

本发明属于FFT处理器设计领域，特别涉及了一种基于近似复数乘法器的FFT处理器。

背景技术

传统的计算机性能一味地追求精确运行。但是这一趋势面临着功耗、电路可靠性和高性能等方面的技术挑战。近似计算针对一些新兴容错应用(如：语音识别、图像处理、数据挖掘、视频处理等)的高能效系统已经提出，这些应用不需要追求完全的精确。数字信号处理(DSP)也是可容错的计算，在DSP计算中应用近似计算是实现低功耗和高性能的有效办法。

快速傅里叶变换(FFT)是离散傅氏变换(DFT)的快速算法。它是根据离散傅氏变换的奇、偶、虚、实等特性，对离散傅立叶变换的算法进行改进获得的。由于FFT能被广泛的应用于各种应用中，FFT的硬件结构也被广泛的研究优化使其适应不同的应用。FFT的硬件实现方案主要有可重构和固定结构这两种。可变长度的FFT通常使用可重构FFT，各种变换长度的FFT常用到的方法是混合基算法。固定结构的FFT还可以分为并行结构和流水型结构。流水型结构中最典型的是多路径延迟转接(MDC)和单路延时反馈(SDC)。不同的结构有不同的优缺点，并行结构能同时处理N个输入，延迟小、容易控制，但是消耗的硬件资源较多；流水线结构更为简单，但是数据是顺序处理的，延迟较大。

发明内容

为了解决上述背景技术提到的技术问题，本发明提出了一种基于近似复数乘法器的FFT处理器。

为了实现上述技术目的，本发明的技术方案为：

一种基于近似复数乘法器的FFT处理器，包括若干依次级联的基本单元，每个基本单元包括一个蝶形运算单元和m个反馈单元，每个蝶形运算单元包括一个信号输入端、一个信号输出端、m个反馈输入端和m个反馈输出端，m为正整数，每个反馈输出端经对应的反馈单元与对应的反馈输出端相连，前一级基本单元中的蝶形运算单元的信号输出端通过一个复数乘法器与后一级基本单元中的蝶形运算单元的信号输入端相连，前一级基本单元中的蝶形运算单元输出的信号在复数乘法器中与旋转因子进行复数乘法运算后作为后一级基本单元中的蝶形运算单元的输入信号，所述复数乘法器包括第一～第二减法器、第一～第三加法器以及第一～第三乘法器，第一减法器的两个输入端分别输入前一级基本单元中的蝶形运算单元输出信号的实部和虚部，第二减法器的两个输入端分别输入旋转因子的实部和虚部，第一加法器的两个输入端分别输入前一级基本单元中的蝶形运算单元输出信号的实部和虚部，第一乘法器的两个输入端分别输入第一减法器的输出信号和旋转因子的虚部，第二乘法器的两个输入端分别输入第二减法器的输出信号和前一级基本单元中的蝶形运算单元输出信号的实部，第三乘法器的两个输入端分别输入第一加法器的输出信号和旋转因子的实部，第二加法器的两个输入端分别输入第一乘法器的输出信号和第二乘法器的输出信号，第三加法器的两个输入端分别输入第二乘法器的输出信号的取反信号和第三乘法器的输出信号；每个乘法器均包括Booth编码单元、部分积压缩单元和快速求和单元，所述Booth编码单元对两个乘数进行编码处理，快速产生部分积，所述部分积压缩单元对生成的部分积进行压缩，快速得到两行部分积，所述快速求和单元利用快速加法器将两行部分积相加，产生最终积；

对所述Booth编码单元和部分积压缩单元进行近似设计，近似设计后的Booth编码单元的部分积表达式如下：

其中，将生成的部分积排列为部分积阵列，pp_ij为部分积阵列中第i行第j列的部分积，a_j为乘数中第j位数据，b_2i+1为另一乘数中第2i+1位数据，表示异或操作；