[发明专利]一种FPGA内的DDR4 SDRAM访问效率优化方法

说明书

本发明涉及DDR4SDRAM访问技术,公开了一种FPGA内的DDR4SDRAM访问效率优化方法，包括以下步骤，S1：将用户的DDR4SDRAM的访问命令先输入到预处理模块中；S2：预处理模块对输入的访问命令按照排序规则进行排序，形成新的命令队列，然后将新的命令队列依次发送到DDR4SDRAM，通过在FPGA系统中添加预处理模块对用户的访问命令进行排序，将同一bank内Row地址相同的访问命令归为同一组，然后预处理模块再一组一组地向DDR4SDRAM发送访问命令，这样DDR4SDRAM在接收Row地址相同的命令组的访问命令时只需一个激活行动作即可，节省因地址随机性带来的不断切换Row地址而引起的不断打开和关闭行操作。

技术领域

本发明涉及DDR4 SDRAM访问技术领域，具体涉及一种FPGA内的DDR4 SDRAM访问效率优化方法。

背景技术

随着半导体技术的不断发展，FPGA芯片已逐渐在人工智能、大数据分析、云计算、网络通信、图像处理、机器人、芯片验证等诸多领域得到广泛的应用，甚至在少数领域正在取代CPU和GPU或是DSP的位置成为主导芯片。DDR4 SDRAM作为当前电子系统架构中使用最为广泛的RAM型动态随机读取存储器，在FPGA系统中因其存储容量大、访问速度快也被广泛使用。而DDR4 SDRAM芯片访问控制除了上电后要对DDR4 SDRAM芯片IO参数进行训练和对芯片控制寄存器进行配置等初始化工作外，还要在访问操作过程中进行预充电和刷新等工作，正常访问DDR4 SDRAM的读写动作也需要经过地址选择和命令输入等操作，因此FPGA厂商往往都会在其提供的EDA工具中提供DDR4SDRAM控制机IP核(例如：Xilinx的MIG IP)，用户只需按照EDA厂商要求的接口时序提供DDR4 SDRAM访问地址、命令和数据即可完成对DDR4 SDRAM的数据访问操作。

如图1所示，DDR4 SDRAM芯片内部的存储结构通常分为若干个Bank组，每个Bank组内有若干个Bank(通常有4-8个bank)，每个Bank内有若干个行存储空间，每行有若干列存储空间，因此DDR4SDRAM的存储地址由BG(Bank组)地址、Bank地址、Row(行)地址、Column(列)地址共同组成。在FPGA系统设计中，如果采用DDR4 SDRAM作为数据存储器，通常对DDR4SDRAM的访问效率是很重要的一个系统指标，其直接影响存储器访问带宽，甚至很多时候对系统的可行性和稳定性其决定性作用，其中影响最大的两个因素是BL(突发长度)和访问地址行(Row)切换。突发长度对访问效率的影响主要因为访问地址和命令的输入需要占用总线时间，BL(突发长度)越长，其占用总线时间越短，访问效率越高，当前主流的DDR4 SDRAM突发长度(BL)通常是4或者8,FPGA设计中通常默认BL值为8，其对访问效率的影响已经不是很大。访问地址行(Row)切换影响访问效率主要原因是DDR4 SDRAM的每个Bank内行地址具有独占性，切换访问行(Row)地址芯片内部需要将原来的有效行(已激活的行)关闭，并将该行数据进行充电刷新，然后重新打开(激活)新的一行(Row)，因此，在同一Bank内切换访问行(Row)操作将大大影响DDR4 SDRAM的读写访问效率。此外每个Bank都可以激活一行，因此不同Bank间可以同时激活多行。

然而很多场合的用户设计需要对DDR4 SDRAM进行随机性访问，其访问地址具有随机性特点，其必然会频繁切换访问行(Row)，从而导致大大降低DDR4 SDRAM的访问效率，于此同时，设计本身又要求DDR4 SDRAM能够有一个较高的访问效率。因此要达到用户高效率的DDR4 SDRAM随机性访问，必须提供一种方案来解决此类问题。

发明内容

鉴于背景技术的不足，本发明是提供了一种FPGA内的DDR4 SDRAM访问效率优化方法，提高FPGA芯片内的DDR4 SDRAM在随机访问时的效率。

为解决以上技术问题，本发明提供了如下技术方案：一种FPGA内的DDR4 SDRAM访问效率优化方法，包括以下步骤：

S1：将用户的DDR4 SDRAM的访问命令先输入到预处理模块中；