[发明专利]一种FPGA内的DDR4 SDRAM访问效率优化方法

权利要求书

1.一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：包括以下步骤：

S1：将用户的DDR4 SDRAM的访问命令先输入到预处理模块中；

S2：预处理模块对输入的访问命令按照排序规则进行排序，形成新的命令队列，然后将新的命令队列依次发送到DDR4 SDRAM。

2.根据权利要求1所述的一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：所述预处理模块包括命令缓存单元、命令排序单元和命令发送单元，所述命令缓存单元用于缓冲输入的DDR4 SDRAM的访问命令，所述命令排序单元从所述命令缓存单元读取规定数量的访问命令，然后按照排序规则对读取的访问命令进行排序，形成新的命令队列，所述命令发送单元将新的命令队列依次发送到DDR4 SDRAM。

3.根据权利要求2所述的一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：所述命令排序单元按照排序规则对读取的访问命令进行排序具体为所述命令排序单元将Row地址相同的访问命令归为同一组，所述命令发送单元向所述DDR4 SDRAM发送访问命令时先选择某一组访问命令进行发送，当该组访问命令发送完成后再选择另一组访问命令进行发送，直至完成所有组的访问命令的发送。

4.根据权利要求3所述的一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：所述命令发送单元先将Bank地址相同的访问命令先归为同一区，然后将同一区的Row地址相同的访问命令归为同一组。

5.根据权利要求4所述的一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：所述命令发送单元按照Bank地址依次增加的顺序将每个区的访问命令发送给DDR4 SDRAM，所述命令发送单元将每个区的访问命令发送给DDR4 SDRAM时，按照Row地址依次增加的顺序将每一组访问命令发送给DDR4 SDRAM。

6.根据权利要求5所述的一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：所述命令发送单元将每一组访问命令发送给DDR4 SDRAM时，按照Column地址依次增加的顺序将每一个访问命令发送给DDR4 SDRAM。

7.根据权利要求5所述的一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：所述命令发送单元在将当前区的访问命令发送给DDR4 SDRAM时，还向DDR4 SDARM发送预存命令中下一个区的Row地址最小的存储区的行打开命令，以便当命令发送单元发送完当前区的访问命令时能直接访问下一个区的Row地址最小的存储区。

8.根据权利要求5所述的一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：所述命令发送单元在发送同一个区的访问命令时，如果发送完一组访问命令而下一组访问命令需要更换Row行，则优先查询所述命令缓存单元内的缓存指令中的其它Bank的访问指令是否需要更换Row行，如果其它Bank的访问指令不需要更换Row行，则优先发送。

9.根据权利要求2所述的一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：所述预处理模块内还设有数据顺序恢复单元，所述命令发送单元在向所述DDR4 SDRAM发送完所有访问命令后，所述数据顺序恢复单元对从DDR4 SDRAM中的每个访问地址获取的访问数据按照原访问命令的访问地址在缓冲单元中的缓冲顺序进行顺序恢复后再传输给访问单元。

10.根据权利要求2所述的一种FPGA内的DDR4 SDRAM访问效率优化方法，其特征在于：所述预处理模块在访问顺序调整时优先保证相同地址的读写顺序不被改变，从而保证所有访问数据符合访问者原有预期。