[发明专利]三维存储器件

说明书

公开了三维(3D)存储器件的实施例。在示例中，3D存储器件包括衬底、设置在衬底上的外围设备、设置在外围设备之上并包括多个导体/电介质层对的存储堆叠层、以及多个存储器串。每个存储器串垂直延伸穿过存储堆叠层，并且包括漏极选择栅和漏极选择栅之上的源极选择栅。在存储堆叠层的阶梯结构中的沿着远离衬底的垂直方向的导体/电介质层对的边缘朝向存储器串横向交错排列。

本申请是申请日为2018年7月20日、申请号为201880001048.0、名称为“三维存储器件”的发明专利申请的分案申请。

背景技术

本公开的实施例涉及三维(3D)存储器件及其制造方法。

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。

3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于控制进出存储阵列的信号的外围设备。

发明内容

本文公开了3D存储器件的实施例。

在一个示例中，3D存储器件包括衬底、设置在衬底上的外围设备、设置在外围设备之上并包括多个导体/电介质层对的存储堆叠层、以及多个存储器串。每个存储器串垂直延伸穿过存储堆叠层，并且包括漏极选择栅和漏极选择栅之上的源极选择栅。在存储堆叠层的阶梯结构中的沿着远离衬底的垂直方向的导体/电介质层对的边缘朝向存储器串横向交错排列。

在另一示例中，3D存储器件包括衬底、设置在衬底上的外围设备、设置在外围设备之上并包括多个导体/电介质层对的存储堆叠层、每个垂直延伸穿过存储堆叠层的多个存储器串、设置在存储器串之上的第一互连层、设置在存储器串之下的第二互连层、多个第一通孔触点和多个第二通孔触点。每个第一通孔触点包括与导体/电介质层对中的一个导体/电介质层对中的导体层接触的下端和与第一互连层接触的上端。每个第二通孔触点包括与第二互连层接触的下端和与存储器串之一接触的上端。

在又一个示例中，3D存储器件包括第一半导体结构、第二半导体结构、以及第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括多个存储器串、设置在存储器串之上的第一互连层、设置在存储器串之下的第二互连层、以及多个第一通孔触点，每个存储器串垂直延伸并包括位于存储器串的上端的半导体插塞。每个第一通孔触点包括与半导体插塞之一接触的下端和与第一互连层接触的上端。第二半导体结构包括衬底、设置在衬底上的外围设备、以及设置在外围设备之上的第三互连层。第二互连层在键合界面处接触第三互连层。

附图说明

并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释，并且使相关领域技术人员能够实施和使用本公开。

图1示出了根据一些实施例的示例性3D存储器件的横截面。

图2A-2B示出了根据一些实施例的用于形成示例性外围设备芯片的制造工艺。

图3A-3D示出了根据一些实施例的用于形成示例性存储阵列器件芯片的制造工艺。

图4A-4F示出了根据一些实施例的用于形成示例性3D存储器件的制造工艺，其中存储阵列器件芯片键合到外围设备芯片。

图5是根据一些实施例的用于形成示例性外围设备芯片的方法的流程图。

图6是根据一些实施例的用于形成示例性存储阵列器件芯片的方法的流程图。

图7是根据一些实施例的用于形成示例性3D存储器件的方法的流程图，其中存储阵列器件芯片键合到外围设备芯片。

将参考附图来描述本公开的实施例。

具体实施方式