[发明专利]电性测试结构

说明书

本发明提供一种电性测试结构。所述电性测试结构具有设置在半导体基底上的多个密集区，密集区之间设有离子掺杂区，在密集区内，第一接触孔设置在多个半导体结构之间，每个所述离子掺杂区内形成有第二接触孔，第一接触孔通过横跨在所述半导体结构上的导电结构与临近的第二接触孔电连接，并且还与相对较远的另一第二接触孔通过离子掺杂区连接，所形成的串联电路将多个密集区的第一接触孔串连起来。通过测量串联电路的总电阻可以检测第一接触孔和第二接触孔的电性能情况，进而可以监控生产过程中的制程变化，而且利用所述电性测试结构可以估算在狭窄区域中形成的第一接触孔的电性能。

技术领域

本发明涉及半导体技术领域，特别涉及一种电性测试结构。

背景技术

目前，半导体器件例如CMOS图像传感器芯片或逻辑处理芯片在制造完成后，通常采用电性测试例如晶圆可接受性测试(Wafer acceptable test，WAT)来全面监控半导体器件生产过程中存在的工艺缺陷，以确保出厂产品的质量。

半导体器件中的接触孔(Contact，CT)作为连接上层导电结构(例如逻辑电路)和下层导电结构(例如CMOS晶体管)的桥梁，其电性能在半导体器件中是十分关键的。然而在形成接触孔的过程中，即使在制程正常的情况下也会存在一定的变化(Variation)，这些变化难以通过常规的扫描电镜(SEM)等失效分析手段快速敏感地监测，需要利用电性测试监测。为此，通常在晶圆中设置专门的电性测试结构，该电性测试结构可在晶圆可接受性测试中用于模拟监控半导体器件中的接触孔的电性能，进而可以监控接触孔生产过程中的制程变化。

图1为现有的一种CMOS图像传感器的平面示意图。如图1所示，该CMOS图像传感器具有行列排布的多个图像传感器像素101(pixel)，在列方向上相邻的两个图像传感器像素101各设置有一个迁移晶体管102且共用一复位晶体管103，相邻两个图像传感器像素101的两个迁移晶体管102在二者之间设有共用漏极区，该共用漏极区还作为复位晶体管的源极区，通过在该区域形成接触孔，即可将该共用漏极区的电性引出。随着集成度的提高，在两个迁移晶体管栅极和复位晶体管栅极围成的共用区域形成形成接触孔时，工艺窗口(process window)很窄(margin)。为了方便说明，将设置有较密集的半导体结构且在半导体结构之间需要设置接触孔的区域(如图1中的迁移晶体管102的栅极和复位晶体管103的栅极及它们围成的区域)称为密集区(如图1中虚线圈范围)。研究发现，在密集区形成的接触孔(如图1中第一接触孔104)的电性能对制程变化较为敏感，容易出现质量问题。

发明内容

本发明提供一种电性测试结构，可用于检测在较为狭窄的区域形成的接触孔的电性能，进而可以有效地监控生产过程中的制程变化，有助于提高生产工艺的稳定性和半导体器件的制造良率。

本发明的电性测试结构包括：

设置在半导体基底上的多个密集区，每个所述密集区具有在所述半导体基底上形成的多个半导体结构和位于所述多个半导体结构之间的第一接触孔；

连接相邻两个密集区的离子掺杂区，每个所述离子掺杂区内形成有第二接触孔，所述第一接触孔和所述第二接触孔均填充有导电材料，所述第二接触孔与所述两个密集区中的一个较近而另一个较远，以所述第二接触孔与相对较远的密集区内的第一接触孔之间的所述离子掺杂区作为第一串联电阻；

横跨在所述半导体结构上的导电结构，所述第二接触孔与相对较近的密集区内的第一接触孔通过所述导电结构电连接，以所述导电结构作为第二串联电阻；

其中，通过串接所述第一串联电阻、所述第二接触孔、所述第二串联电阻、所述第一接触孔而形成连通所述多个密集区的串联电路。

可选的，所述半导体基底上设置有多个图像传感器像素，相邻的两个所述图像传感器像素各设置有一个迁移晶体管并且共用一复位晶体管，其中，相邻的两个所述图像传感器像素的迁移晶体管和复位晶体管设置在同一所述密集区。