[发明专利]一种半导体器件的SSTA模型优化方法

说明书

本发明涉及半导体技术领域,公开了一种半导体器件的SSTA模型优化方法，包括以下步骤：S1：向SSTA输入电晶体上的环形振荡器的路径延迟与其空间位置的假想关系曲线；S2：通过贝叶斯算法对电晶体上的环形振荡器的路径延迟进行学习；S3：使用SSTA对步骤S2中的学习结果进行分析，获取环形振荡器的路径延迟和其空间位置的实际关系曲线；在实际使用时，通过本发明可以对半导体器件制造的关键工艺参数进行排序，来筛选出重要的制程变异参，通过对重要的制程变异参数进行工艺制造过程改善或者材料改善，达到改善工艺良率和高频率MOSFET Amplifier效能提升。

技术领域

本发明涉及半导体技术领域，具体涉及一种半导体器件的SSTA模型优化方法。

背景技术

随着半导体技术的发展，当MOSFET的栅极长度逼近20奈米大关时，MOSFET对电流控制能力急剧下降，漏电率相应提高，传统的平面MOSFET结构已不再适用，在2010年时，BulkCMOS(体硅)工艺技术会在20奈米走到尽头。基于此，美国加州大学的胡正明教授提出了有两种解决途径：一种是立体型结构的FinFET晶体管，这种结构的栅极三面环绕导电沟道，增强了晶体管对于沟道电荷的控制能力并且使漏电流降低，另外一种是基于SOI的超薄绝缘层上硅体技术也就是FD-SOI晶体管技术，这种晶体管虽然为平面型晶体管，但是其特有的超薄顶层硅和埋氧化层结构可以减小器件的寄生电容和漏电流。早期大量的电学仿真结果表明，同时减小FD-SOI衬底的BOX厚度和顶层硅厚度能够降低晶体管的漏致势垒降低(DIBL)程度。

然而当FDSOI平面电晶体持续往下微缩到14奈米以下,平面电晶体设计愈趋复杂，如何在缩小面积时,同时能提供灵活的设计架构、改善工艺能力和提升器件效能并降低功耗是当前FDSOI平面电晶体发展所面临的问题。

发明内容

鉴于背景技术的不足，本发明是提供了一种半导体器件的SSTA模型优化方法，用于建立14纳米平面电晶体的设计准则和设计架构之优化。

为解决以上技术问题，本发明提供了如下技术方案：一种半导体器件的SSTA模型优化方法，包括以下步骤：

S1：向SSTA输入电晶体上的环形振荡器的路径延迟与其空间位置的假想关系曲线；

S2：通过贝叶斯算法对电晶体上的环形振荡器的路径延迟进行学习；

S3：使用SSTA对步骤S2中的学习结果进行分析，获取环形振荡器的路径延迟和其空间位置的实际关系曲线。

可选地，在某种实施方式中，步骤S2中的所述学习具体如下：

S20：在电晶体上的K路环形振荡器中随机选取两路已经设计好的环形振荡器，每路环形振荡器均包括M个反相器；

S21：通过bootstrap抽样方法随机在这两路环形振荡器中随机选取N个反相器，N小于M，一路环形振荡器中的选取的N个反相器记为D1＝{D11,D12……D1N},另一路环形振荡器中选取的N个反相器记为D2＝{D21,D22……D2N}，将D1和D2作为一组样例，重复执行步骤S21，直至获取B组样例；

S22：重复J次步骤S20和S21，获取J*B组样例；

S23：通过贝叶斯算法对J*B组样例的路径延迟进行学习。

可选地，在某种实施方式中，步骤S3中SSTA对J*B组样例中的D1和D2的路径延迟和空间位置的关系进行分析，然后根据J*B组样例的分析结果求出环形振荡器的路径延迟与空间位置的实际关系曲线。

可选地，在某种实施方式中，步骤S2中通过贝叶斯算法对M个电晶体上的环形振荡器的路径延迟进行学习，每对一个电晶体学习完成后执行一次步骤S3。

可选地，在某种实施方式中，步骤S3中对步骤S2中的所有获取到的学习结果进行分析。