[发明专利]芯片封装结构和芯片封装结构的制备方法

说明书

本发明的实施例提供了一种芯片封装结构和芯片封装结构的制备方法，涉及芯片封装技术领域，该芯片封装结构包括介质基层和芯片塑封模块，芯片塑封模块包括控制芯片、塑封体和多个第一结构芯片，将多个第一结构芯片层叠设置并形成第一层叠结构，并将控制芯片设置在第一层叠结构的一侧，塑封体包覆在控制芯片和第一层叠结构之外，其中，塑封体内还设置有第一导电柱，第一导电柱位于第一层叠结构和控制芯片之间，每个第一结构芯片的上侧或下侧设置有第一布线层，第一布线层与第一导电柱连接。通过设置第一导电柱，并通过第一布线层实现多个结构芯片与介质基层之间的电连接，避免了打线，同时增大了芯片的堆叠数量，保证了结构的稳定性。

技术领域

本发明涉及芯片封装技术领域，具体而言，涉及一种芯片封装结构和芯片封装结构的制备方法。

背景技术

随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求，同时产品性能与内存需求也越来越高，因此，半导体封装结构采用多个芯片叠装（Stack-Die）技术或者芯片FOW（flow over wire）叠装技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。 此种叠装产品(记忆卡/存储卡)，通常拥有2种类型芯片，记忆存储芯片以及芯片，通过叠装方式封装在同一基板unit内，例如：NAND产品要求产品容量足够大，堆叠层数多，其存储卡性能受限于存储芯片数量以及堆叠结构尺寸的大小。

现有技术中，通常会采用打线方式实现芯片之间、芯片与基板之间的电连接和控制，然而，随着芯片堆叠层数的增加，顶层芯片打线越长越难以控制，容易造成打线不稳定，如桥接或者断线，并且由于需要避免打线之间相互干涉，顶层的打线结构需要向外部扩张，导致产品的封装尺寸增大，且打线也导致工艺步骤增多，成本增大。

发明内容

本发明的目的包括，例如，提供了一种芯片封装结构和芯片封装结构的制备方法，其能够增大芯片的堆叠数量，同时避免打线带来的桥接或者断线问题，保证了封装结构的稳定性。

本发明的实施例可以这样实现：

第一方面，本发明提供一种芯片封装结构，包括：

介质基层；

设置在所述介质基层上的芯片塑封模块，所述芯片塑封模块包括控制芯片、塑封体和多个第一结构芯片，多个所述第一结构芯片层叠设置并形成贴合在所述介质基层上的第一层叠结构，所述控制芯片设置在所述第一层叠结构的一侧，并与所述介质基层电连接，所述塑封体包覆在所述控制芯片和所述第一层叠结构外，并贴合在所述介质基层上；

其中，所述塑封体内还设置有第一导电柱，所述第一导电柱位于所述第一层叠结构和所述控制芯片之间，每个所述第一结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述第一导电柱连接。

在可选的实施方式中，每个所述第一结构芯片的上侧或下侧设置有第一导电凸块，所述第一布线层与所述第一导电凸块连接。

在可选的实施方式中，所述芯片塑封模块还包括多个第二结构芯片，多个所述第二结构芯片层叠设置并形成贴合在所述介质基层上的第二层叠结构，所述控制芯片设置在所述第一层叠结构和所述第二层叠结构之间，所述第二层叠结构包覆在所述塑封体内，且所述塑封体内还设置有第二导电柱，所述第二导电柱位于所述第二层叠结构和所述控制芯片之间，每个所述第二结构芯片的上侧或下侧设置有第二布线层，所述第二布线层与所述第二导电柱连接。

在可选的实施方式中，每个所述第二结构芯片的上侧或下侧设置有第二导电凸块，所述第二布线层与所述第二导电凸块连接。

在可选的实施方式中，所述控制芯片的下侧设置有控制导电凸块，所述控制导电凸块与相邻的所述第一布线层和所述第二布线层连接。

在可选的实施方式中，所述控制芯片的下侧还设置有第三导电柱，所述第三导电柱延伸至所述介质基层，所述控制芯片通过所述第三导电柱与所述介质基层电连接。