[发明专利]带浮栅的分离栅平面型MOSFET器件

说明书

本发明提供一种带浮栅的分离栅平面型MOSFET器件，包括重掺杂第一导电类型衬底、第一导电类型漂移区、第二导电类型半导体阱区、重掺杂第一导电类型源区、重掺杂第二导电类型欧姆接触区、多晶硅栅电极、第一介质层、多晶硅浮栅、第二介质层、源极金属、第三介质层；本发明在常规分离栅平面型VDMOS的两块分离栅之间加入了一块浮空栅，浮空栅的存在能够降低分离栅尖角处介质层内电场强度，提高器件的可靠性，同时浮空栅还能起到浮空场板的作用，降低基区‑漂移区PN结处的电场强度，增大器件击穿电压。相比于常规VDMOS来说，本发明中的器件结构兼具较好的静态特性和动态特性。

技术领域

本发明属于功率半导体器件技术领域，具体涉及到一种带浮栅的分离栅平面型MOSFET器件。

背景技术

功率VDMOS，即垂直双扩散金属-氧化物-半导体场效应晶体管，是一种电压控制的纵向单极型半导体器件，具有导通电阻小，开关速度快等优点。常规的平面栅VDMOS结构如图1所示，该结构的栅极与半导体区交叠面积大，造成了较大的C_gd。后来有学者提出将原本的一整块栅电极分隔成两块分离栅能够减小栅极与半导体区交叠面积，从而减小C_gd，该结构如图2所示。虽然分离栅VDMOS器件具有较小的C_gd和优值（R_ds,on*Q_gd），但是在分离栅的尖角处由于曲率效应会导致该处介质层内的电场增大，影响器件的可靠性。为了确保器件长期安全稳定工作，有必要做出改进设计来降低分离栅尖角处介质层的电场强度。

发明内容

本发明针对上述问题，提出了一种带浮栅的分离栅平面型MOSFET器件，该结构如图3所示，在两块分离栅之间的介质层中增加了一块浮空栅。浮空栅的存在能够降低分离栅尖角处介质层内电场强度，提高器件的可靠性，同时浮空栅还能起到浮空场板的作用，降低基区-漂移区PN结处的电场强度，增大器件击穿电压。

为实现上述发明目的，本发明技术方案如下：

一种带浮栅的分离栅平面型MOSFET器件，包括重掺杂第一导电类型衬底1，重掺杂第一导电类型衬底1上方的第一导电类型漂移区2，第一导电类型漂移区2内部左右两侧设有第二导电类型半导体阱区3，第二导电类型半导体阱区3内顶部并排设置相接触的重掺杂第一导电类型源区5和重掺杂第二导电类型欧姆接触区4，且第二导电类型半导体阱区3顶部未被重掺杂第一导电类型源区5和重掺杂第二导电类型欧姆接触区4覆盖的地方形成沟道区；沟道区的上方设有多晶硅栅电极6，所述多晶硅栅电极6的横向长度长于沟道区的横向长度并且覆盖整个沟道区，多晶硅栅电极6与其下方半导体区由第一介质层7隔开；多晶硅浮栅9位于两个多晶硅栅电极6的正中间，其下方由第二介质层8与半导体区隔开；多晶硅栅电极6、多晶硅浮栅9、源极金属11三者之间由第三介质层10隔开；源极金属11覆盖整个重掺杂第二导电类型欧姆接触区4以及部分重掺杂第一导电类型源区5。

作为优选方式，多晶硅浮栅9下方的第二介质层8的厚度大于或等于多晶硅栅电极6下方的第一介质层7的厚度。

作为优选方式，第三介质层10使用材料为二氧化硅或介电常数低于二氧化硅的低K介质。

作为优选方式，器件中的半导体材料为硅或碳化硅或砷化镓或磷化铟或锗硅。

作为优选方式，多晶硅浮栅9形状为矩形或单阶梯形或多阶梯形，单阶梯形包括1个阶梯，多阶梯形包括2个以上的阶梯。

作为优选方式，多晶硅浮栅9数量为单个或多个。

作为优选方式，其特征在于：第一导电类型为N型，第二导电类型为P型；或第一导电类型为P型，第二导电类型为N型。