[发明专利]一种射频堆叠式功率放大器设计方法及系统

说明书

本发明公开了一种射频堆叠式功率放大器设计方法及系统，控制第二层晶体管的源输入阻抗与第一层晶体管的最优负载阻抗相等；对负载阻抗值进行调整，得到新的负载阻抗，使第二层晶体管的源输入阻抗与新负载阻抗相等；对第一层晶体管和第二层晶体管构成的结构进行整体负载牵引，使第三层晶体管的源输入阻抗与第一层晶体管和第二层晶体管的最优负载阻抗相等，确定第三层晶体管的设计值；重复以上步骤，若调整前k层堆叠结构负载点后的功率损耗P_loss,k大于堆叠结束；确定堆叠结构的设计参数值后，根据稳定性、带宽性能对参数进行微调，加入输入匹配网络和输出匹配网络，完成整个功放设计。本发明对电路中的元件参数值的计算和堆叠层数的确定起到指导意义。

技术领域

本发明属于射频集成电路技术领域，具体涉及一种射频堆叠式功率放大器设计方法及系统。

背景技术

功率放大器位于无线通信系统的前端，将通信系统所需要的功率尽可能高效率地传输给天线，而信号必须具有足够的功率才能进行远距离传输，所以功率放大器的性能影响着整个通信系统的性能。传统的单管功率放大器结构中，单个器件提供输出电压摆幅的可达输出功率已不能我们对通信系统越来越严苛的要求。堆叠技术通过串联n个晶体管，理论上输出电压摆幅和输出阻抗都是单管功率放大器的n倍，在不使用功率合成器或阻抗变换器的前提下，有效地提高输出功率。

堆叠式功率放大器的设计需要考虑层与层之间晶体管的匹配问题。以MOS管为例，需要对晶体管的源极输入阻抗进行计算和分析。文献“The High-Voltage/High Power FET(HiVP)，”(Amin K.Ezzeddine and HoC.Huang，2003IEEE RFIC Symposium Digest，pp.215-218，June 2，2003)中给出了一种直观的源输入阻抗表达式这种表达式只考虑了栅源之间的寄生电容C_gs。然而随着工作频率的不断提升，高频下的寄生效应越来越严重，每一层的源输入阻抗不能被简单的近似为实数。文献“Stacked Si MOSFETstrategies for microwave and mm-wave power amplifiers,”(Peter Asbeck,2014IEEE 14th Topical Meeting on Silicon Monolithic Integrated Circuits in RfSystems,pp.13-15,June 12,2014.)中讨论了硅基下的堆叠式功放设计方法，提出了栅漏间寄生电容C_gd对源输入阻抗表达式的影响，但是没有考虑下一层的负载阻抗也应该被考虑在表达式中。

现有文献中的源输入阻抗模型对寄生电容和下一层负载阻抗的考虑不够全面。许多文献中进行了负载阻抗的近似，然而在实际设计中从n层看出去的负载阻抗很难达到50Ω，并且由于电容C_ds的存在，输出阻抗一般为复数形式而非纯实数，进行实阻抗的近似的方法也应该被修正。并且现有的堆叠式功放设计流程中多为先给出堆叠层数再进行设计，缺乏有指导意义的设计指南和确定堆叠层数的方法。

发明内容

本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种射频堆叠式功率放大器设计方法及系统，能够对射频堆叠功放中的参数值和堆叠层数的确定起到指导意义。

本发明采用以下技术方案：

一种射频堆叠式功率放大器设计方法，包括以下步骤：

S1、对第一层晶体管进行负载牵引仿真，得到最优负载阻抗值Z_opt1；

S2、控制第二层晶体管的源输入阻抗Z_in2与步骤S1第一层晶体管的最优负载阻抗Z_opt,1相等，使第一层晶体管工作在最佳状态；