[发明专利]一种基于HLS构建HEVC编码芯片的方法

说明书

本发明提供了一种基于HLS构建HEVC编码芯片的方法，主要面向对HEVC中DCT模块，提出矩阵乘法实现方式和蝶形运算两种实现方式，进一步通过HLS的方法，快速生成出DCT硬件模块的HDL代码；其中，对于片内乘法器资源紧张，使用基于蝶形运算的DCT架构，其内部由逐次二分的蝶形变换结构实现；对于乘法器运算资源充裕，使用矩阵乘法的DCT架构，其内部由脉动阵列组织模式下的硬件乘法与累加器实现。本发明可应用于FPGA的视频编解码硬件加速设计领域，可显著缩短DCT模块的设计与验证周期，设计输出的HDL结果可保证高效与可综合特性，使得仅掌握软件开发语言的算法人员能够直接参与到从算法到硬件的设计迭代工作中。

技术领域

本发明涉及编码芯片设计技术领域，具体而言，涉及一种基于HLS构建HEVC编码芯片的方法。

背景技术

随着互联网通信技术的更新与发展，视频信息由于其可携带大量信息，且表达直观并具有丰富的细节，作为传输载体的视频图像也被广泛应用于人们工作生活的各个方面。而随着人们对视频信息日益增长的存储与通信需求，视频数据压缩的重要性也日益显现。

视频编码压缩技术，是指在保证视频图像信息质量要求的前提下，对数据进行压缩编码，减少传输与存储成本的技术。视频编码标准通过ITU-T(国际电信联盟)和ISO(国际标准化组织)制定并逐渐发展，其近年来提出的H.265/HEVC标准已经被目前业界所接受。HEVC很好地解决了前几代标准存在的问题，具有很好的压缩性能。

作为HEVC视频编码压缩标准的重要环节，变换运算模块一直是视频数据编码算法中非常活跃的研究方向之一。由于DCT(离散余弦变换)有很好的去相关效率，因此DCT模块是视频编码领域的核心组件之一。近年来，业界已经提出多种DCT变型算法，且截至目前设计人员仍然要权衡资源与性能要求，根据不同场景的特点进行算法实现方案的调整和取舍。而探索更高效的DCT实现策略，并验证可行性与实际工作性能，在传统的开发模式下需要投入较多的人力资源，进行很繁琐的RTL（寄存器传输级，register-transfer level）设计迭代，从而带来开发与验证周期的延长。传统设计开发首先是由有经验的设计人员预估如何使用新技术来实现自己的设计、完成寄存器传输级 (RTL) 的设计捕获、通过综合和布局布线执行一些尝试以确认自己的预估是否正确，然后继续开展设计其余部分的捕获工作。在此过程中通常需要逐一对每个块进行综合，以重复确认设计的实现细节是否可接受。仅当在 RTL 中捕获设计中的所有块之后才能执行完整的系统验证，这往往会导致对 RTL进行反复调整。在系统中的全部块验证完毕后，即可对其进行集中布局布线，此时才能完全确认先前预估的时序和面积的精确性，或者发现其中不精确的地方。这也往往会导致对RTL 进行更改、重新启动系统验证以及重新进行实现。

HLS高层次综合工具提供了相比传统HDL开发工具更高的设计抽象视角，主要方式是使用基于 C /C++/SystemC语言的 IP 和通过高层次综合把上述高抽象层次的语言代码转化为 RTL级的HDL可综合代码并输出。经过多年的发展与完善，已经逐渐得到主流EDA、芯片与FPGA厂商的重视与认可。其提供的高层次语言描述输入、相比HDL开发模式更为快速的设计验证方法，在进行复杂算法模块的开发中展现出越来越明显的技术优势。。

发明内容

鉴于此，本发明的目的是针对开发人员在对HEVC（高效率视频编码，HighEfficiency Video Coding）编解码内部的DCT(离散余弦变换，Discrete CosineTransform)硬件模块进行设计和验证时，无法快速高效地做多次迭代的问题，以及在面向不同型号、不同片内资源规模的FPGA平台，开发者为了尽快寻找最优的DCT模块设计策略，需要根据其片内的硬件乘法器资源数量，对DCT的硬件设计架构做合理调整，本发明针对不同的硬件乘法器资源场景，提供了两种具体的实现策略；

本发明提供一种基于HLS构建编码芯片的方法，包括以下步骤：

1a、对于乘法器资源充裕的器件平台，选择矩阵乘法的DCT变换结构，设输入数据的向量n的数据宽度为M个点，经过线性一维DCT变换后的K个元素的输出向量N为：