[发明专利]多层堆叠封装结构和多层堆叠封装结构的制备方法

说明书

本发明的实施例提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，涉及芯片封装技术领域，将多个结构芯片层叠在基底芯片上，同时在每个结构芯片的上侧设置第一布线层，第一布线层与结构芯片电连接，并且在塑封体内设置导电柱，导电柱向下贯通塑封体并与介质基板电连接，第一布线层与导电柱电连接。通过采用导电柱和第一布线层的结构，替代现有的打线结构，使得结构芯片能够实现与介质基板电连接，避免采用打线方式实现芯片的电连接，从而避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。

技术领域

本发明涉及芯片封装技术领域，具体而言，涉及一种多层堆叠封装结构和多层堆叠封装结构的制备方法。

背景技术

随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装（Stack-Die）技术或者芯片叠装（FOW，flow over wire）技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。此种叠装产品(记忆卡/存储卡)，通常拥有2种类型芯片，记忆存储芯片以及逻辑芯片，通过叠装方式封装在同一基板单元内，例如：NAND产品要求产品容量足够大，堆叠层数多，其存储卡性能受限于存储芯片数量以及堆叠结构尺寸的大小。

并且，无论采用哪种堆叠方式，其通常需要打线来实现芯片的电连接，而随着堆叠高度的增高，顶层芯片打线增长，难以控制，容易造成导线不稳定（桥接/断线），同时由于打线时向芯片两侧扩散，导致封装结构的尺寸增大，不利于产品的微型化。

发明内容

本发明的目的包括，例如，提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，其能够避免采用打线方式实现芯片的电连接，避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。

本发明的实施例可以这样实现：

第一方面，本发明提供一种多层堆叠封装结构，包括：

介质基板；

贴装在所述介质基板上的芯片封装模组，所述芯片封装模组包括基底芯片、多个结构芯片和塑封体，所述基底芯片贴装在所述介质基板上，多个所述结构芯片层叠贴装在所述基底芯片上，所述塑封体贴装在所述介质基板上并包覆在所述基底芯片和多个结构芯片外；

其中，每个所述结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述结构芯片电连接，所述塑封体内还设置有导电柱，所述导电柱向下贯通所述塑封体并与所述介质基板电连接，所述第一布线层与所述导电柱电连接。

在可选的实施方式中，所述基底芯片的下侧设置有第二布线层，所述第二布线层同时与所述基底芯片和所述导电柱电连接。

在可选的实施方式中，所述基底芯片的下侧设置有第一导电凸块，所述第一导电凸块与所述第二布线层电连接。

在可选的实施方式中，每个所述结构芯片的上侧或下侧设置有第二导电凸块，所述第一布线层通过所述第二导电凸块与所述结构芯片电连接。

在可选的实施方式中，所述介质基板上设置有第一导电连接盘，所述基底芯片覆盖在所述第一导电连接盘上，并通过所述第一导电连接盘与所述介质基板电连接。

在可选的实施方式中，相邻两个所述结构芯片之间设置有第一胶膜层，以使相邻两个所述结构芯片粘接在一起，所述基底芯片与相邻的结构芯片之间设置有第二胶膜层，以使所述基底芯片和相邻的结构芯片粘接在一起。

在可选的实施方式中，所述介质基板上还设置有第二导电连接盘，所述导电柱与所述第二导电连接盘连接，并通过所述第二导电连接盘与所述介质基板电连接。

在可选的实施方式中，所述介质基板上还设置有第三布线层，所述第三布线层与所述第二导电连接盘连接，并通过第二导电连接盘与所述导电柱电连接。