[发明专利]多层堆叠封装结构和多层堆叠封装结构的制备方法

说明书

本发明的实施例提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，涉及芯片封装领域，该多层堆叠封装结构包括基板、第一基底芯片、第二基底芯片、多个第一结构芯片、多个第二结构芯片和塑封体，第一基底芯片和第二基底芯片对称贴装，同时多个第一结构芯片螺旋堆叠形成第一螺旋结构，多个第二结构芯片螺旋堆叠形成第二螺旋结构，使得多个第一结构芯片和多个第二结构芯片旋转且错位向上堆叠，通过采用中心对称和螺旋堆叠的方式，使得在第一基底芯片上能够同时堆叠多个第二结构芯片，提高了堆叠数量，降低了封装尺寸，并且螺旋错位的堆叠方式也有利于结构的散热和打线，同时也保证了结构的稳定性，增加了产品的集成度。

技术领域

本发明涉及芯片封装技术领域，具体而言，涉及一种多层堆叠封装结构和多层堆叠封装结构的制备方法。

背景技术

随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装（Stack-Die）技术或者芯片打线叠装技术（FOW，flow over wire），将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。此种叠装产品(记忆卡/存储卡)，通常拥有2种类型芯片，记忆存储芯片以及控制芯片，通过叠装方式封装在同一基板单元内，其无法有效利用二维/三维旋转空间进行堆叠，例如：NAND产品要求产品容量足够大，堆叠层数多，其存储卡性能受限于存储芯片数量以及堆叠结构尺寸的大小。

发明内容

本发明的目的包括，例如，提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，其能够提高堆叠数量，降低堆叠尺寸，并且保证结构的稳定性，增加产品的集成度。

本发明的实施例可以这样实现：

第一方面，本发明提供一种多层堆叠封装结构，包括：

基板；

贴装在基板上的第一基底芯片和第二基底芯片，所述第一基底芯片和所述第二基底芯片呈中心对称设置，且所述第一基底芯片和所述第二基底芯片与所述基板电连接；

贴装在所述第一基底芯片上的多个第一结构芯片，多个所述第一结构芯片呈螺旋状堆叠在所述第一基底芯片上，并形成与所述基板或所述第一基底芯片电连接的第一螺旋结构；

贴装在所述第二基底芯片上的多个第二结构芯片，多个所述第二结构芯片呈螺旋状堆叠在所述第二基底芯片上，并形成与所述基板或所述第二基底芯片电连接的第二螺旋结构；

包覆在所述第一螺旋结构、所述第二螺旋结构外的塑封体；

其中，所述第一螺旋结构和所述第二螺旋结构呈中心对称设置。

在可选的实施方式中，所述第一基底芯片位于所述第一螺旋结构的底部，位于所述第一螺旋结构顶部的所述第一结构芯片在所述基板上的投影与所述第二基底芯片在所述基板上的投影相平行；所述第二基底芯片位于所述第二螺旋结构的底部，位于所述第二螺旋结构顶部的所述第二结构芯片在所述基板上的投影与所述第一基底芯片在所述基板上的投影相平行。

在可选的实施方式中，相邻两个所述第一结构芯片之间的夹角相同，以使多个所述第一结构芯片均匀堆叠在所述第一基底芯片上；相邻两个所述第二结构芯片之间的夹角相同，以使多个所述第二结构芯片均匀堆叠在所述第二基底芯片上。

在可选的实施方式中，所述第一结构芯片为正装芯片，相邻两个所述第一结构芯片之间通过第一连接导线电连接；所述第二结构芯片为正装芯片，相邻两个所述第二结构芯片之间通过第二连接导线电连接。

在可选的实施方式中，每个所述第一结构芯片上设置有第一打线盘，所述第一连接导线与相邻的两个所述第一打线盘连接，位于所述第一螺旋结构底部的所述第一结构芯片与所述第一基底芯片电连接，位于所述第一螺旋结构顶部的所述第一打线盘上还设置有基底导线，所述基底导线与所述第二基底芯片电连接；