[发明专利]一种闪存存储器及其错误比特计数检测系统

说明书

本发明提供了一种闪存存储器及其错误比特计数检测系统，ECC控制模块将需要进行错误比特计数的逻辑块的逻辑地址发送至块标志电路，块标志电路对逻辑块的逻辑地址进行译码，获得与逻辑块的逻辑地址对应的物理地址，并将物理地址的地址标记信号发送至对应的错误比特模块，错误比特模块根据块标志电路发送的地址标记信号以及页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，即本发明中按照ECC控制模块的逻辑块进行错误比特计数，提高了错误比特计数检测的准确性。

本申请为申请日为2020年06月01日，申请号为202010484571.2，发明创造名称为“一种闪存存储器及其错误比特计数检测方法和系统”的分案申请。

技术领域

本发明涉及半导体存储器技术领域，更具体地说，涉及一种闪存存储器及其错误比特计数检测系统。

背景技术

闪存(Flash Memory)存储器由于具有在不加电的情况下长期保持存储的信息、集成度高、存取速度快、易于擦除和重写等优点，因此，已经在微机电、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度，同时减少位成本，三维的闪存存储器(3D NAND)得到了迅速发展。

现有的三维闪存存储器使用ISPP(Incremental Step Pulse Programming，增量阶跃脉冲编程)进行编程和擦除操作，在擦除或编程操作之后，会进行验证操作，以检查该存储位置是否正常。验证之后，会对验证失败的错误比特位进行计数，以判断该位置是否通过了验证，并根据验证结果判断下一次编程操作是否对此比存储单元继续编程。但是，现有的错误比特判断方法存在错误比特判断不准确的问题。

发明内容

有鉴于此，本发明提供了一种闪存存储器及其错误比特计数检测系统，以提高错误比特计数检测的准确性。

为实现上述目的，本发明提供如下技术方案：

一种闪存存储器的错误比特计数检测系统，包括ECC控制模块、块标志电路和错误比特模块；

所述ECC控制模块用于将需要进行错误比特计数的逻辑块的逻辑地址发送至所述块标志电路；

所述块标志电路用于对所述逻辑块的逻辑地址进行译码，获得与所述逻辑块的逻辑地址对应的物理地址，并将所述物理地址的地址标记信号发送至与具有所述物理地址的存储单元对应设置的错误比特模块；

所述错误比特模块用于根据所述块标志电路发送的地址标记信号以及对应的页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。

可选地，所述错误比特模块包括错误比特计数模块和模拟错误比特计数和累加模块；

所述错误比特计数模块与所述页缓存器和所述块标志电路相连，用于根据所述块标志电路发送的地址标记信号以及所述页缓存器输出的错误标记信号输出中间电平信号，并将所述中间电平信号发送至所述模拟错误比特计数和累加模块；

所述模拟错误比特计数和累加模块用于根据所述中间电平信号对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。

可选地，所述错误比特计数模块还与标记锁存器相连；

所述标记锁存器用于存储表示所述页存储单元是否被冗余单元阵列中的页存储单元替换的地址替换标记信号；

所述错误比特计数模块还用于根据所述块标志电路发送的地址标记信号、所述页缓存器输出的错误标记信号以及所述标记锁存器输出的地址替换标记信号输出中间电平信号。

可选地，所述错误比特计数模块包括或非门、第一开关管、第二开关管和所述标记锁存器；