[发明专利]一种闪存存储器及其错误比特计数检测系统

权利要求书

1.一种闪存存储器的错误比特计数检测系统，其特征在于，包括ECC控制模块、块标志电路和错误比特模块；

所述ECC控制模块用于将需要进行错误比特计数的逻辑块的逻辑地址发送至所述块标志电路；

所述块标志电路用于对所述逻辑块的逻辑地址进行译码，获得与所述逻辑块的逻辑地址对应的物理地址，并将所述物理地址的地址标记信号发送至与具有所述物理地址的存储单元对应设置的错误比特模块；

所述错误比特模块用于根据所述块标志电路发送的地址标记信号以及对应的页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。

2.根据权利要求1所述的系统，其特征在于，所述错误比特模块包括错误比特计数模块和模拟错误比特计数和累加模块；

所述错误比特计数模块与所述页缓存器和所述块标志电路相连，用于根据所述块标志电路发送的地址标记信号以及所述页缓存器输出的错误标记信号输出中间电平信号，并将所述中间电平信号发送至所述模拟错误比特计数和累加模块；

所述模拟错误比特计数和累加模块用于根据所述中间电平信号对具有验证错误的存储单元进行计数，并根据计数结果判断编程验证是否成功。

3.根据权利要求2所述的系统，其特征在于，所述错误比特计数模块还与标记锁存器相连；

所述标记锁存器用于存储表示所述页存储单元是否被冗余单元阵列中的页存储单元替换的地址替换标记信号；

所述错误比特计数模块还用于根据所述块标志电路发送的地址标记信号、所述页缓存器输出的错误标记信号以及所述标记锁存器输出的地址替换标记信号输出中间电平信号。

4.根据权利要求3所述的系统，其特征在于，所述错误比特计数模块包括或非门、第一开关管、第二开关管和所述标记锁存器；

所述或非门的第一个输入端与所述块标志电路相连，所述或非门的第二个输入端与所述页缓存器相连，所述或非门的第三个输入端与所述标记锁存器相连，所述或非门的输出端与所述第一开关管的栅极相连；

所述第一开关管的第一端接地，所述第一开关管的第二端与所述第二开关管的第一端相连，所述第二开关管的第二端与所述错误比特计数模块的输出端相连，所述第二开关管的栅极与所述模拟错误比特计数和累加模块的模拟输出控制信号线相连。

5.根据权利要求4所述的系统，其特征在于，当所述块标志电路输出低电平的地址标记信号为低电平信号、所述标记锁存器输出低电平的地址替换标记信号以及所述页缓存器输出低电平的错误标记信号时，所述或非门向所述第一开关管的栅极输入高电平信号，使得所述第一开关管导通；

当所述模拟输出控制信号线向所述第二开关管的栅极输入控制信号时，所述第二开关管导通，所述错误比特计数模块的输出端输出中间电平信号，并将所述中间电平信号发送至所述模拟错误比特计数和累加模块，以使所述模拟错误比特计数和累加模块对所述中间电平信号与参考电平信号进行比较完成计数。

6.根据权利要求1所述的系统，其特征在于，所述闪存存储器的存储单元阵列包括主单元阵列和冗余单元阵列；

所述块缓存器包括第一块缓存器和第二块缓存器，所述第一块缓存器内的页缓存器与所述主单元阵列中的各页存储单元的位线相连，所述第二块缓存器内的页缓存器与所述冗余单元阵列中的各页存储单元的位线相连；

所述错误比特计数模块包括第一错误比特计数模块和第二错误比特计数模块，所述第一错误比特计数模块与所述第一块缓存器内的页缓存器相连，所述第二错误比特计数模块与所述第二块缓存器内的页缓存器相连；

所述块标志电路包括第一块标志电路和第二块标志电路，所述第一块标志电路与所述第一错误比特计数模块相连，所述第二块标志电路与所述第二错误比特计数模块相连。

7.根据权利要求1所述的系统，其特征在于，所述检测系统包括块缓存器；

所述块缓存器均包括页缓存器，所述页缓存器都与存储器控制模块相连，所述页缓存器用于存储对应页存储单元的编程验证数据，并根据所述编程验证数据得到标识所述页存储单元存在验证错误的错误标记信号。

8.一种闪存存储器，其特征在于，包括权利要求1～7任一项所述的闪存存储器的错误比特计数检测系统。