[发明专利]存储器电路、存储器预充电的控制方法及设备

说明书

本发明涉及一种存储器电路、存储器预充电的控制方法及计算机设备，包括：预充电电路，包括第一预充电单元，第二预充电单元，第一电源端，第二电源端，第一控制端，第二控制端及数据端；第一预充电单元与第一电源端、第一控制端及数据端连接；第二预充电单元与第二电源端、第二控制端及数据端连接；第一电源端输入第一预充电压，第二电源端输入第二预充电压；及控制电路，用于当存储器处于行激活状态，且未进行读写操作时，通过第二预充电单元控制数据端与第二电源端之间断开，且通过第一预充电单元控制数据端与第一电源端之间断开。上述存储器电路能够避免在存储器处于行激活状态且未进行读写操作时对电流的浪费，同时还能够提升读写速度。

技术领域

本申请涉及集成电路技术领域，特别是涉及一种存储器电路、存储器预充电的控制方法及计算机设备。

背景技术

DRAM(Dynamic Random Access Memory，动态随机存取存储器)是一种易失性的存储器，通常包括多个读取电路，用于读取呈阵列的存储单元中的信息，每个读写操作往往需要在一个时间周期内完成。在存储器工作过程中，需要将数据线预充电到预定的电压，即进行预充电(Precharge)操作。

传统的存储器每次进入行激活状态，则存储阵列(array)中的数据线被输入预定的电压，从而为后续的读写操作做准备。如此，会增加激活(active)电流IDD0，若在行激活状态下没有进行后续的读写操作，则这部分电流被浪费掉，导致存储器耗电量大。

发明内容

基于此，有必要针对现有技术中的存储器在没有读写操作时，激活电流被浪费的问题提供一种存储器电路、存储器预充电的控制方法及计算机设备。

为了实现上述目的，一方面，本发明提供了一种存储器电路，包括：预充电电路，包括第一预充电单元，第二预充电单元，第一电源端，第二电源端，第一控制端，第二控制端及数据端；所述第一预充电单元与所述第一电源端、所述第一控制端及所述数据端连接；所述第二预充电单元与所述第二电源端、所述第二控制端及所述数据端连接；所述第一电源端输入第一预充电压，所述第二电源端输入第二预充电压；及

控制电路，所述控制电路的第一输出端与所述第一控制端连接，所述控制电路的第二输出端与所述第二控制端连接；所述控制电路用于：

当存储器未处于行激活状态时，通过所述第二预充电单元控制所述数据端与所述第二电源端之间导通，且通过所述第一预充电单元控制所述数据端与所述第一电源端之间断开；

当所述存储器处于行激活状态，且未进行读写操作时，通过所述第二预充电单元控制所述数据端与所述第二电源端之间断开，且通过所述第一预充电单元控制所述数据端与所述第一电源端之间断开；

当所述存储器处于行激活状态，且第一次读写操作开始后的预设时间内，通过所述第二预充电单元控制所述数据端与所述第二电源端之间断开，且通过所述第一预充电单元控制所述数据端与所述第一电源端之间导通；

当所述存储器处于行激活状态，且第一次读写操作开始后的预设时间之后，通过所述第二预充电单元控制所述数据端与所述第二电源端之间断开，且通过所述第一预充电单元控制所述数据端与所述第一电源端之间断开；

当所述存储器处于行激活状态，且第一次读写操作完成后的预设时间内，通过所述第二预充电单元控制所述数据端与所述第二电源端之间断开，且通过所述第一预充电单元控制所述数据端与所述第一电源端之间断开；

当所述存储器处于行激活状态，且第一次读写操作完成后的预设时间之后，通过所述第二预充电单元控制所述数据端与所述第二电源端之间断开，且通过所述第一预充电单元控制所述数据端与所述第一电源端之间导通。

在其中一个实施例中，所述第一预充电压为所述存储器的电源电压，所述第二预充电压为所述存储器的电源电压的一半。