[发明专利]一种存储单元、存储器阵列和全数字静态随机存储器

说明书

本申请公开了一种存储单元，包括写入控制电路、存储电路、读取控制电路、节点Q、节点VV_DD和节点QB，控制电路用于将信号连接端WBL输入的所述第一写入数据信号通过节点Q输出给所述存储电路，或将信号连接端WBL_B输入的所述第二写入数据信号通过节点QB输出给存储电路，存储电路用于存储数据信号，读取控制电路用于读取存储单元存储数据的信号。其中，存储电路包括两个写入线路，读取控制电路包括两个读取线路。由于存储单元包括两个写入线路和两个读取线路，使得存储单元的读取和存储分开，进而保证存储单元的数据存储稳定性。

技术领域

本发明涉及存储设备技术领域，具体涉及一种存储单元、存储器阵列和全数字静态随机存储器。

背景技术

近年来，随着无线移动设备、无线传感器网络和生物医疗应用的发展，催生了对芯片尽量降低功耗需求，尤其作为现代各种嵌入式芯片中的高速缓存，对降低功耗的需求更为迫切。如静态随机存储器（Static Random Access Memory,SRAM）是芯片面积和功耗资源消耗的重要组成部分，一般都通过降低电压实现低功耗，但电源电压的降低会导致静态随机存储器中的数据错误率不断提高，还有存储芯片尺寸的不断缩小，也会导致工艺参数波动比例逐渐增大，造成晶体管阈值电压等参数的波动程度提高，带来存储器稳定性的衰减，上述两个因素都导致SRAM存储器在低电压下的信噪比明显降低，已经成为低功耗SRAM存储器设计的瓶颈。

发明内容

本发明提供一种用于SRAM存储器的存储单元，来解决SRAM存储器在低电压下稳定性低的技术问题。

根据第一方面，提供一种存储单元，包括写入控制电路、存储电路、读取控制电路、节点Q、节点VV_DD和节点QB；

所述写入控制电路分别与节点Q、节点VV_DD和节点QB连接，用于所述存储单元的写入；所述写入控制电路包括信号连接端CWL、信号连接端WWL_B、信号连接端WBL和信号连接端WBL_B，信号连接端CWL用于列写入控制信号的输入，信号连接端WWL_B用于行写入控制信号的输入，信号连接端WBL用于第一写入数据信号的输入，信号连接端WBL_B用于第二写入数据信号的输入；当信号连接端WWL_B和信号连接端CWL分别输入的行写入控制信号和列写入控制信号都有效时，所述写入控制电路用于将信号连接端WBL输入的所述第一写入数据信号通过节点Q输出给所述存储电路，或将信号连接端WBL_B输入的所述第二写入数据信号通过节点QB输出给所述存储电路；

所述存储电路分别与节点Q、节点VV_DD和节点QB连接，所述存储电路用于保持节点Q输入的所述第一写入数据信号或节点QB输入的所述第二写入数据信号，以作为所述存储单元的存储数据信号；

所述读取控制电路与节点QB连接，用于所述存储单元的读取；所述读取控制电路包括信号连接端RBL、信号连接端RWL_B和信号连接端RWL，信号连接端RBL用于读取控制信号的输入，信号连接端RWL_B和信号连接端RWL用于读取数据信号的输出；当信号连接端RBL输入的读取控制信号有效时，所述读取控制电路通过节点QB获取所述存储电路保持的所述存储数据信号，并通过信号连接端RWL_B或信号连接端RWL输出。

根据第二方面，提供一种存储器阵列，包括N行M列个如第一方面所述的存储单元；其中，N和M为自然数。

根据第三方面，提供一种全数字静态随机存储器，包括第二方面所述的存储器阵列。