[发明专利]一种存储单元、存储器阵列和全数字静态随机存储器

权利要求书

1.一种存储单元，其特征在于，包括写入控制电路、存储电路、读取控制电路、节点Q、节点VV_DD和节点QB；

所述写入控制电路分别与节点Q、节点VV_DD和节点QB连接，用于所述存储单元的写入；所述写入控制电路包括信号连接端CWL、信号连接端WWL_B、信号连接端WBL和信号连接端WBL_B，信号连接端CWL用于列写入控制信号的输入，信号连接端WWL_B用于行写入控制信号的输入，信号连接端WBL用于第一写入数据信号的输入，信号连接端WBL_B用于第二写入数据信号的输入；当信号连接端WWL_B和信号连接端CWL分别输入的行写入控制信号和列写入控制信号都有效时，所述写入控制电路用于将信号连接端WBL输入的所述第一写入数据信号通过节点Q输出给所述存储电路，或将信号连接端WBL_B输入的所述第二写入数据信号通过节点QB输出给所述存储电路；

所述存储电路分别与节点Q、节点VV_DD和节点QB连接，所述存储电路用于保持节点Q输入的所述第一写入数据信号或节点QB输入的所述第二写入数据信号，以作为所述存储单元的存储数据信号；

所述读取控制电路与节点QB连接，用于所述存储单元的读取；所述读取控制电路包括信号连接端RBL、信号连接端RWL_B和信号连接端RWL，信号连接端RBL用于读取控制信号的输入，信号连接端RWL_B和信号连接端RWL用于读取数据信号的输出；当信号连接端RBL输入的读取控制信号有效时，所述读取控制电路通过节点QB获取所述存储电路保持的所述存储数据信号，并通过信号连接端RWL_B或信号连接端RWL输出；

所述存储电路包括锁存器，所述锁存器包括晶体管P11、晶体管P12、晶体管N11和晶体管NP12；

晶体管P11的控制极与节点Q连接，晶体管P11的第一极与节点VV_DD连接，晶体管P11的第二极与节点QB连接；

晶体管P12的控制极与节点QB连接，晶体管P12的第一极与节点VV_DD连接，晶体管P12的第二极与节点Q连接；

晶体管N11的控制极与节点Q连接，晶体管N11的第一极与节点QB连接，晶体管N11的第二极接地；

晶体管N12的控制极与节点QB连接，晶体管N12的第一极与节点Q连接，晶体管N12的第二极接地；

所述写入控制电路包括晶体管P13、晶体管P14、晶体管N10、晶体管N13、晶体管N14和节点EN；

晶体管P13的控制极与节点EN连接，晶体管P13的第一极用于电源信号V_DD的输入，晶体管P13的第二极与节点VV_DD连接；

晶体管P14的控制极与信号连接端WWL_B连接，晶体管P14的第一极与信号连接端CWL连接，晶体管P14的第二极与节点EN连接；

晶体管N10的控制极与节点EN连接，晶体管N10的第一极与信号连接端WBL连接，晶体管N10的第二极与节点Q连接；

晶体管N13的控制极与节点EN连接，晶体管N13的第一极与信号连接端WBL_B连接，晶体管N13的第二极与节点QB连接；

晶体管N14的控制极与信号连接端WWL_B连接，晶体管N14的第一极与节点EN连接，晶体管N14的第二极接地。

2.如权利要求1所述的存储单元，其特征在于，所述读取控制电路包括晶体管N15、晶体管N16、晶体管P15和晶体管P16；

晶体管P15的控制极与节点QB连接，晶体管P15的第一极用于所述电源信号V_DD的输入，晶体管15的第二极与晶体管P16的第一极连接；

晶体管P16的控制极与信号连接端RWL_B连接，晶体管P16的第二极与信号连接端RBL连接；

晶体管N15的控制极与信号连接端RWL连接，晶体管N15的第一极与信号连接端RBL连接，晶体管N15的第二极与晶体管N16的第一极连接；

晶体管N16的控制极与节点OB连接，晶体管N16的第二极接地。

3.如权利要求2所述的存储单元，其特征在于，晶体管N10、晶体管N11、晶体管N12、晶体管N13、晶体管N14和晶体管N15为NMOS晶体管，晶体管P11、晶体管P12、晶体管P13、晶体管P14和晶体管P15为PMOS晶体管。