[发明专利]高Latch up能力的失效安全IO电路

说明书

本发明公开了一种高Latch up能力的失效安全IO电路，包含一失效安全IO基础电路以及一分压电阻R1；所述的失效安全IO基础电路包含有第一及第二控制端输入接口，从外界通过所述第一及第二控制端输入接口分别输入第一及第二控制信号，以控制所述电路的工作；所述的失效安全IO基础电路还包含有一PAD端，所述PAD端为信号电流通道；所述的失效安全IO基础电路的电源正极端通过电阻R1接到外部电源上。在电路正常工作时，较小的驱动电流在分压电阻上形成的压降极小，不影响电路的正常工作；当假定Latch up发生时，大的Latch up保持电流在分压电阻上产生的压降使得寄生SCR的源端电压低于Latch up的保持电压，从而抑制了Latch up的发生。

技术领域

本发明涉及半导体集成电路领域，特别是指一种高Latch up能力的失效安全IO电路。

背景技术

随着电子技术的发展，电子电路的集成度越来越高，相关的电压瞬变会引起半导体器件失效，即锁定效应（latch-up）。在cmos芯片中, Latch up是在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。如图1中（a）、(b)所示， P（PMOS的Source/Drain）-N(PMOS的N well)---P(P sub)； N(PMOS的N well)---P(P sub)---N(NMOS的Source/Drain )形成两个BJT。

QPNP为一垂直式PNP BJT, 基极(base)是Nwell, 基极到集电极(collector)的电流增益β1可达数百倍；QNPN是一侧面式的NPN BJT，基极为P substrate（衬底），基极到集电极(collector)的电流增益β2可达数十倍。Rwell是Nwell的寄生电阻，其值可以到20KΩ；Rsub是衬底电阻，其值从数百到几欧姆。QPNP和QNPN形成NPNP结构，构成寄生可控硅（Silicon-controlled rectifier: SCR）电路。当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。

当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，此时BJT的发射结正偏，电流反馈到另一个BJT，最终的反馈回路引起的电流需要乘以增益β1×β2，此时为SCR的触发。从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。

如果β1×β2≥1满足，两个BJT将会持续产生高饱和电流，甚至在没有触发条件的时候。

从半导体工艺层面，如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。锁定效应发生的状态下器件在电源与地之间形成短路，造成大电流、EOS和器件损坏。锁定效应测试为产品可靠性设计提供了重要的技术依据，不同的锁定失效模式可以揭示不同的设计工艺缺陷。

随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大。Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up的防范是IC设计中的最重要措施之一。

Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。如图2所示，通常在失效安全（fail-safe）IO的应用中，由于在电源断电的情况下，PAD上的信号电流不能到电源上导致漏电，所以输出驱动的PMOS管的bulk端不能接到电源上，而是用一个高电压选择电路在电源电压和PAD电源之间切换。这种结构对控制Latch up的能力而言是非常弱的。