[发明专利]用于双重图案化工艺的临界尺寸控制

说明书

在用于制造半导体器件的方法中，依次在衬底上形成伪栅极层和硬掩模层。第一掺杂部分形成在伪栅极层中，并且具有相对于伪栅极层的其它部分的蚀刻选择性。在部分硬掩模层上形成蚀刻掩模。蚀刻硬掩模层和伪栅极层以将伪栅极层的第一掺杂部分和其它部分图案化成第一伪栅极和第二伪栅极。第一伪栅极和第二伪栅极具有不同的宽度。形成介电层以外围包围每个第一伪栅极和每个第二伪栅极。用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极。本发明的实施例还涉及用于双重图案化工艺的临界尺寸控制。

本申请是于2016年8月31日提交的申请号为201610783819.9，名称为“用于双重图案化工艺的临界尺寸控制”的分案申请。

技术领域

本发明的实施例涉及集成电路器件，更具体地，涉及用于双重图案化工艺的临界尺寸控制。

背景技术

半导体集成电路(IC)工业已经经历了快速增长。在IC演化过程中，功能密度(定义为每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。但是，这种按比例缩小增加了处理和制造IC的复杂性。为了实现这些进步，需要IC制造中的类似发展。

例如，随着半导体IC工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。然而，传统的FinFET器件和制造FinFET器件的方法不是在所有方面都已完全令人满意。

发明内容

本发明的实施例提供了一种用于制造半导体器件的方法，所述方法包括：在衬底上形成伪栅极层；在所述伪栅极层上形成硬掩模层；在所述伪栅极层中形成第一掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述伪栅极层的其它部分的蚀刻选择性；分别在部分所述硬掩模层上形成多个蚀刻掩模；蚀刻所述硬掩模层和所述伪栅极层以分别将所述伪栅极层的所述第一掺杂部分和所述其它部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。

本发明的另一实施例提供了一种用于制造半导体器件的方法，所述方法包括：在衬底上形成伪栅极层；在所述伪栅极层上形成硬掩模层；在所述伪栅极层中形成第一掺杂部分和第二掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述第二掺杂部分的蚀刻选择性；在部分所述硬掩模层上形成多个芯轴；分别在所述硬掩模层上的每个所述芯轴的两个相对侧面上形成多个间隔件；去除所述芯轴；蚀刻所述硬掩模层和所述伪栅极层以分别将所述第一掺杂部分和所述第二掺杂部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。

本发明的又一实施例提供了一种半导体器件，包括：衬底；多个第一金属栅极，位于所述衬底上；多个第二金属栅极，位于所述衬底上，其中，每个所述第一金属栅极的宽度与每个所述第二金属栅极的宽度不同，并且所述第一金属栅极的间距与所述第二金属栅极的间距相同；以及介电层，外围包围位于所述衬底上方的所述第一金属栅极和所述第二金属栅极。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据各个实施例的半导体器件的示意前视图。

图2A至图2J是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意前视图。

图3是根据各个实施例的用于制造半导体器件的方法的流程图。