[发明专利]掩膜结构、半导体结构及制备方法

说明书

本发明公开了一种掩膜结构、半导体结构及制备方法，所述掩膜结构的制备方法包括：将整体结构分为两个区域，对阵列区域和外围区域进行负光阻显影，可以规避因不同密度图案造成的凹陷和由于材料选择比差异引起的负载效应，优化不同图案密度区域，制备得到保留的第一图形化光刻胶层的上表面及保留的第三介质层的上表面均与第一掩膜图形的上表面相平齐的掩膜结构，以将掩膜结构的图形特征准确转移，提高图案化工艺的精准度，确保形成的半导体结构的准确性。

技术领域

本发明涉及集成电路以及电子元器件制造领域，尤其涉及一种掩膜结构、半导体结构及制备方法。

背景技术

随着半导体存储技术的快速发展，市场对半导体存储产品的存储能力提出了更高的要求。对于动态随机存储器(Dynamic Random Access Memory，简称：DRAM)来说，其中的存储电容的分布密度及单个电容的存储电量制约着电容存储器的存储能力及稳定性。

然而，现有的存储器电容在自对准双重成像技术(Self-Aligned DoublePatterning，SADP)定义电容孔图案的过程中存在两方面的问题，第一：由于材料选择比差异引起的负载效应，使得到的掩膜图形的两侧存在深度差；第二：在现有工艺制备掩膜图形的过程中，旋涂掩膜层(Spin-On hardmask，SOH)在不同密度图案中会形成凹陷，而凹陷在图形转移时容易损坏得到的掩膜图形。上述两方面均会导致将掩膜图形转移制备得到的半导体结构存在尺寸不均一的缺陷，导致得到的半导体结构性能下降。

发明内容

基于此，有必要针对上述背景技术中的问题，提供一种掩膜结构、半导体结构及制备方法，避免因不同密度图案造成的凹陷和由于材料选择比差异引起的负载效应，将图形特征准确转移，形成准确的半导体结构。

为解决上述技术问题，本申请的第一方面提出一种掩膜结构的制备方法，包括：

形成包括由下至上依次叠置的第一介质层、第一掩膜层、第二介质层及第二掩膜层的叠层结构，所述叠层结构包括阵列区域及位于所述阵列区域外侧的外围区域；

图形化位于所述阵列区域的所述第二掩膜层及位于所述阵列区域的所述第二介质层，以于所述阵列区域内形成图形结构，所述图形结构暴露出所述第一掩膜层；

于所述图形结构的侧壁形成第一掩膜图形，并基于所述第一掩膜图形去除所述图形结构；

形成第一图形化光刻胶层，所述第一图形化光刻胶层覆盖所述阵列区域，且覆盖所述第一掩膜图形；

去除位于所述外围区域的所述第二掩膜层，以暴露出位于所述外围区域的所述第二介质层；

形成第三介质层，所述第三介质层覆盖所述外围区域及所述第一图形化光刻胶层的上表面；

对所得结构进行平坦化处理，使得保留的所述第一图形化光刻胶层的上表面及保留的所述第三介质层的上表面均与所述第一掩膜图形的上表面相平齐。

于上述实施例提供的掩膜结构的制备方法中，图形化位于阵列区域的第二掩膜层及位于阵列区域的第二介质层，以于阵列区域内形成图形结构；于图形结构的侧壁形成第一掩膜图形，并基于第一掩膜图形去除图形结构；形成第一图形化光刻胶层，第一图形化光刻胶层覆盖阵列区域，且覆盖第一掩膜图形；去除位于外围区域的第二掩膜层，以暴露出位于外围区域的第二介质层；形成第三介质层，第三介质层覆盖外围区域及第一图形化光刻胶层的上表面；对所得结构进行平坦化处理，使得保留的第一图形化光刻胶层的上表面及保留的第三介质层的上表面均与第一掩膜图形的上表面相平齐，将整体结构分为两个区域，对阵列区域和外围区域进行负光阻显影，可以规避因不同密度图案造成的凹陷和由于材料选择比差异引起的负载效应，优化不同图案密度区域，制备得到保留的第一图形化光刻胶层的上表面及保留的第三介质层的上表面均与第一掩膜图形的上表面相平齐的掩膜结构，以将掩膜结构的图形特征准确转移，提高图案化工艺的精准度，确保形成的半导体结构的准确性。