[发明专利]超导高速存储器

权利要求书

1.一种超导高速存储器，其特征在于，所述超导高速存储器至少包括：

输入缓冲阵列，用于并行暂存输入数据；

存储阵列，连接于所述输入缓冲阵列的输出端，包括多个存储块，用于并行存储所述输入缓冲阵列输出的数据；

输出缓冲阵列，连接于所述存储阵列的输出端，用于并行暂存所述存储阵列输出的数据；

地址译码控制电路，连接所述输入缓冲阵列、所述存储阵列及所述输出缓冲阵列，分别为所述输入缓冲阵列及所述第二缓冲阵列提供有效信号，为所述存储阵列提供置位信号及复位信号。

2.根据权利要求1所述的超导高速存储器，其特征在于：所述输入缓冲阵列包括多个第一触发器；各第一触发器的数据输入端分别接收对应的输入数据，时钟端连接第一有效信号，数据输出端分别连接各存储块的输入端。

3.根据权利要求1所述的超导高速存储器，其特征在于：所述存储阵列包括多个并行的移位寄存器，各移位寄存器分别作为一存储块实现数据存储。

4.根据权利要求3所述的超导高速存储器，其特征在于：所述移位寄存器包括第一分流模块、第二分流模块、非破坏性读出模块、第一或逻辑模块及n个第二触发器；

所述第一分流模块接收输入时钟信号，并将所述输入时钟信号分别提供给各第二触发器；

各第二触发器依次串联，第二触发器串联结构的输出端连接所述第二分流模块的输入端；

所第二分流模块的第一输出端输出数据，第二输出端连接所述非破坏性读出模块的输入端；

所述非破坏性读出模块接收所述置位信号及所述复位信号，基于所述置位信号与所述复位信号的状态对所述移位寄存器写入数据或清除数据；

所述第一或逻辑模块连接所述非破坏性读出单元的输出端，并接收所述输入缓冲阵列输出的数据，输出端连接所述第二触发器串联结构的输入端；

其中，n为大于等于2的自然数。

5.根据权利要求4所述的超导高速存储器，其特征在于：所述第一分流模块包括(n-1)个分流单元门，各分流单元门依次串联，将所述输入时钟信号分为n路信号输出。

6.根据权利要求1所述的超导高速存储器，其特征在于：所述输出缓冲阵列包括多个第三触发器；各第三触发器的数据输入端分别连接各存储块的输出端，时钟端连接第二有效信号，清零端连接清零信号，数据输出端分别输出各存储块存储的数据。

7.根据权利要求1所述的超导高速存储器，其特征在于：所述地址译码控制电路包括译码器、移位寄存模块、第三分流模块、第一逻辑控制模块及第二逻辑控制模块；

所述译码器接收地址信号及第三有效信号，当所述第三有效信号有效时对所述地址信号进行译码；

所述移位寄存模块连接于译码器的输出端，基于所述译码器的输出信号产生对应时钟周期的第一有效信号；

所述第三分流模块连接于所述移位寄存模块的输出端，第一输出端输出第一有效信号并提供给所述输入缓冲阵列，第二输出端连接所述第一逻辑控制模块，第三输出端连接所述第二逻辑控制模块；

所述第一逻辑控制模块接收所述第一有效信号，基于读信号产生第二有效信号并提供给所述输出缓冲阵列；

所述第二逻辑控制模块接收所述第一有效信号，基于写信号产生所述清零信号和所述置位信号。

8.根据权利要求7所述的超导高速存储器，其特征在于：所述译码器包括多个互补输出触发器，各互补输出触发器组成多级结构，各级分别包括2^i-1个互补输出触发器，下一级两个互补输出触发器连接上一级的同一互补输出触发器的输出端，同一级的互补输出触发器连接地址信号的同一位信号；其中，i为级数，大于等于2。