[发明专利]一种半导体器件及其测试方法

说明书

本发明公开了一种半导体器件及其测试方法，包括第一半导体结构、第二半导体结构和设置在第一半导体结构和第二半导体结构之间的多条键合连接结构，该多条键合连接结构具有键合面。该第一半导体结构包括多个掺杂区，第二半导体结构包括掺杂衬底和位于掺杂衬底背面的多个导电垫，多条键合连接结构通过多个掺杂区和多个导电垫串联成链结构。由于链结构将多个掺杂区串联起来，对链结构进行电性测试可以检查掺杂区与键合面的互动影响，从而全面地检查键合面的健康情况，以提高产品的质量。

技术领域

本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其测试方法。

背景技术

在半导体制作过程中，通常会在晶圆上的某些固定位置设置测试单元(Test Key，TK)，以便在生产制造半导体的过程中，通过对上述测试单元进行晶圆验收测试(WaferAcceptance Test，WAT)，获取WAT测试电参数，并根据上述WAT测试中获取的电参数，监控半导体生产过程中各部分制作工艺是否达到相应的要求。

在现有架构中，不同芯片的互连层通过键合面键合连接，不同芯片的互连层键合之后，键合面经常会出现各种质量问题。传统的检测结构能够检测一些断开或短路的问题，但是对于键合面上的质量检查能力有限，有时检测结果正常，但是在键合面还是出现了质量问题，说明检测对象或方式不全面。

发明内容

本发明的目的在于提供一种半导体器件及其测试方法，旨在测试掺杂区对键合面的影响，从而全面地检查键合面的健康情况。

一方面，本发明提供一种半导体器件，包括：

第一半导体结构，包括多个掺杂区；

第二半导体结构，包括掺杂衬底和位于所述掺杂衬底远离所述第一半导体结构的背面的多个导电垫；

多条键合连接结构，设置在所述第一半导体结构和所述第二半导体结构之间，所述多条键合连接结构通过所述掺杂区和所述多个导电垫串联成链结构；

其中，所述多条键合连接结构具有键合面。

进一步优选的，所述链结构包括多条且平行设置。

进一步优选的，所述掺杂区和所述导电垫在垂直方向交错设置，各所述掺杂区和各所述导电垫通过所述键合连接结构交替串联连接。

进一步优选的，所述第一半导体结构为CMOS，所述多个掺杂区包括N型掺杂区和P型掺杂区，且所述链结构中所述N型掺杂区和所述P型掺杂区交替串联。

进一步优选的，所述第二半导体结构为NAND，所述掺杂衬底包括P型掺杂区和高压P型阱区。

进一步优选的，所述第二半导体结构为DRAM，所述掺杂衬底包括P型掺杂区和N型掺杂区。

进一步优选的，所述键合连接结构在所述键合面具有第一键合触点和第二键合触点，所述第一键合触点和所述第二键合触点的材料为铜。

进一步优选的，所述键合连接结构还包括与所述第一键合触点电连接的穿硅触点，所述穿硅触点穿过所述掺杂衬底与所述导电垫连接。

进一步优选的，所述第一半导体结构还包括衬底，所述衬底具有多个N型阱区和P型阱区，所述掺杂区中的P型掺杂区位于所述衬底的N型阱区中，所述掺杂区中的N型掺杂区位于所述衬底的P型阱区中。

进一步优选的，所述链结构围绕所述半导体器件的边缘设置。

另一发明，本发明提供一种半导体器件的测试方法，所述测试方法包括：

提供上述任一项所述的半导体器件，所述链结构包括第一端和第二端；

向所述链结构的第一端输入预设电信号；