[发明专利]FPGA设计的综合实现方法和装置

说明书

本申请提供了一种FPGA设计的综合实现方法和装置，该方法包括：获取FPGA设计中的寄存器链组，寄存器链组包括至少一个寄存器链，寄存器链为多个寄存器串联构成的，多个寄存器的控制信号相同，且多个寄存器均为同步寄存器或异步寄存器；确定目标寄存器链组对应的目标存储器；使用目标存储器替换对应的目标寄存器链组，得到更新后的FPGA设计。该方法保证了更新后的FPGA设计中的节点较少，从而保证了占用的芯片资源较少，解决了现有技术中FPGA设计在综合阶段占用较多芯片资源的问题。

技术领域

本申请涉及半导体领域，具体而言，涉及一种FPGA设计的综合实现方法、装置、计算机可读存储介质、处理器和电子设备。

背景技术

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)作为一种通用的可编程逻辑器件，设计更接近于硬件底层的架构，拥有大量的存储资源、DSP(DigitalSignal Processing，数字信号处理)资源等，具有擅长数据并行计算、更加灵活和低延迟的特点，同时FPGA还具有功耗低、可编程及设计灵活等的特点，因此FPGA在很多领域得到广泛的使用。

在FPGA开发过程中，用户需要将用Verilog HDL(Hardware DescriptionLanguage，硬件描述语言)或VHDL(Very-High-Speed Integrated Circuit HardwareDescription Language，超高速集成电路硬件描述语言)语言编写的硬件设计电路进行综合来完成从硬件设计电路到网表的转化。随着FPGA产业的发展，用户设计的规模变得越来越大，由于用户设计规模的提升，综合后电路占用的芯片资源也越来越多，这样会影响芯片的整体性能，还会造成布局失败的情况发生，不利于布局布线的进行。

因此，如何对电路进行优化，来减小芯片资源的占用，是现有技术亟需解决的问题。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种FPGA设计的综合实现方法、装置、计算机可读存储介质、处理器和电子设备，以解决现有技术中FPGA设计在综合阶段占用较多芯片资源的问题。

根据本发明实施例的一个方面，提供了一种FPGA设计的综合实现方法，包括：获取FPGA设计中的寄存器链组，所述寄存器链组包括至少一个寄存器链，所述寄存器链为多个寄存器串联构成的，多个所述寄存器的控制信号相同，且多个所述寄存器均为同步寄存器或异步寄存器；确定目标寄存器链组对应的目标存储器；使用所述目标存储器替换对应的所述目标寄存器链组，得到更新后的FPGA设计。

可选地，获取FPGA设计中的寄存器链组，包括：获取所述FPGA设计中的目标寄存器；根据所述目标寄存器，对所述FPGA设计进行遍历，确定所述寄存器链组。

可选地，根据所述目标寄存器，对所述FPGA设计进行遍历，确定所述寄存器链组，包括：以所述目标寄存器作为起始位置，沿第一方向和第二方向分别对所述FPGA设计进行遍历，确定所述寄存器链，所述寄存器链为所述寄存器链组，所述第一方向为所述目标寄存器的输入端的延伸方向，所述第二方向为所述目标寄存器的输出端的延伸方向，所述第一方向和所述第二方向相反。

可选地，根据所述目标寄存器，对所述FPGA设计进行遍历，确定所述寄存器链组，包括：以所述目标寄存器作为起始位置，沿第一方向和第二方向分别对所述FPGA设计进行遍历，确定多个所述寄存器链，多个所述寄存器链的容量和类型均相同，所述第一方向为所述目标寄存器的输入端的延伸方向，所述第二方向为所述目标寄存器的输出端的延伸方向，所述第一方向和所述第二方向相反；将多个所述寄存器链进行合并，得到所述寄存器链组。