[发明专利]FPGA设计的综合实现方法和装置

权利要求书

1.一种FPGA设计的综合实现方法，其特征在于，包括：

获取FPGA设计中的寄存器链组，所述寄存器链组包括至少一个寄存器链，所述寄存器链为多个寄存器串联构成的，多个所述寄存器的控制信号相同，且多个所述寄存器均为同步寄存器或异步寄存器；

确定目标寄存器链组对应的目标存储器；

使用所述目标存储器替换对应的所述目标寄存器链组，得到更新后的FPGA设计，

获取FPGA设计中的寄存器链组，包括：

获取所述FPGA设计中的目标寄存器；

根据所述目标寄存器，对所述FPGA设计进行遍历，确定所述寄存器链组，

根据所述目标寄存器，对所述FPGA设计进行遍历，确定所述寄存器链组，包括：

以所述目标寄存器作为起始位置，沿第一方向和第二方向分别对所述FPGA设计进行遍历，确定多个所述寄存器链，多个所述寄存器链的容量和类型均相同，所述第一方向为所述目标寄存器的输入端的延伸方向，所述第二方向为所述目标寄存器的输出端的延伸方向，所述第一方向和所述第二方向相反；

将多个所述寄存器链进行合并，得到所述寄存器链组。

2.根据权利要求1所述的方法，其特征在于，根据所述目标寄存器，对所述FPGA设计进行遍历，确定所述寄存器链组，包括：

以所述目标寄存器作为起始位置，沿第一方向和第二方向分别对所述FPGA设计进行遍历，确定所述寄存器链，所述寄存器链为所述寄存器链组，所述第一方向为所述目标寄存器的输入端的延伸方向，所述第二方向为所述目标寄存器的输出端的延伸方向，所述第一方向和所述第二方向相反。

3.根据权利要求1所述的方法，其特征在于，确定目标寄存器链组对应的目标存储器，包括：

根据所述目标寄存器链组，确定对应的所述目标存储器的输入端、输出端、写使能端以及初始值；

根据所述目标寄存器链组，构建对应的所述目标存储器的地址总线。

4.根据权利要求3所述的方法，其特征在于，根据所述目标寄存器链组，构建对应的所述目标存储器的地址总线，包括：

获取所述目标寄存器链组中目标寄存器链的深度；

根据所述目标寄存器链的深度，确定所述地址总线的宽度；

根据所述地址总线的宽度，构建计数器；

确定所述计数器的输出端为所述地址总线。

5.根据权利要求3所述的方法，其特征在于，根据所述目标寄存器链组，确定对应的所述目标存储器的输入端、输出端、写使能端以及初始值，包括：

确定所述目标寄存器链组中目标寄存器链的输入端为所述目标存储器的输入端；

确定所述目标寄存器链的输出端为所述目标存储器的输出端；

确定所述目标寄存器链组中多个所述寄存器的使能端为所述目标存储器的写使能端；

获取所述目标寄存器链组中多个所述寄存器的初始值；

根据多个所述寄存器的初始值，确定所述目标存储器的初始值。

6.根据权利要求5所述的方法，其特征在于，根据多个所述寄存器的初始值，确定所述目标存储器的初始值，包括：

按照所述目标寄存器链组的结构信息，确定多个所述寄存器的初始值的排列顺序，得到初始值数组，所述结构信息至少包括所述目标寄存器链的串联顺序；

确定所述初始值数组为所述目标存储器的初始值。

7.根据权利要求6所述的方法，其特征在于，在所述目标寄存器链组包括多个所述目标寄存器链的情况下，所述结构信息还包括各所述目标寄存器链的输入端与所述目标存储器的输入端的对应关系。