[发明专利]一种任意字节读写用户侧逻辑控制器

说明书

本发明涉及控制领域，具体涉及一种任意字节读写用户侧逻辑控制器，包括：主控制总线IIC MASTER模块、从控制总线IIC SLAVE模块、时钟复位模块和用户侧逻辑模块，其特征在于，所述的主控制总线IIC MASTER模块将用户的数据转化为IIC报文的格式下发给从控制总线IIC SLAVE模块，所述的从控制总线IIC SLAVE模块接收所述IIC报文格式的数据，所述用户侧逻辑模块与与从控制总线IIC SLAVE模块相连接，所述时钟复位模块控制连接从控制总线IIC SLAVE模块与用户侧逻辑模块。本发明的控制器采用传统的IIC接口，保证了数据传输的准确性、实时性和可靠性，实现对多个地址段的进行独立读写和任意字节的数据读写，支持确定性数据传输，降低数据传输的延时和抖动，实现多用户的数据上送和数据下发。

技术领域

本发明涉及控制领域，具体涉及一种任意字节读写用户侧逻辑控制器。

背景技术

IIC 协议（Inter-Integrated Circuit，全称为集成电路总线）主要是用来连接整体电路，IIC是一种多向控制总线，也就是说多个芯片可以连接到同一总线结构下，同时每个芯片都可以作为实时数据传输的控制源。

在传统的数据传输中，IIC协议作为常用的传输协议来完成数据过程中的复杂时序要求，对生产过程中的状态进行实时监控。随着工业互联网技术的发展，对IIC的要求也越来越高，功能也提出了新的需求。

目前的IIC控制器主要通过使用单字节的形式对用户侧逻辑进行读写，使用的场景存在局限性；随着数据传输的数据量越来越大，对传输字节数灵活性存在较大的要求。

发明内容

为了解决现有的IIC数据传输存在传输字节固定不灵活和兼容性差的问题，本发明提出一种任意字节读写用户侧逻辑控制器和方法，其具体技术方案如下。

一种任意字节读写用户侧逻辑控制器，包括：主控制总线IIC MASTER模块、从控制总线IIC SLAVE模块、时钟复位模块和用户侧逻辑模块，所述的主控制总线IIC MASTER模块将用户的数据转化为IIC报文的格式下发给从控制总线IIC SLAVE模块，所述的从控制总线IIC SLAVE模块接收所述IIC报文格式的数据，所述用户侧逻辑模块与从控制总线IICSLAVE模块相连接，所述时钟复位模块控制连接从控制总线IIC SLAVE模块与用户侧逻辑模块。

进一步的，所述IIC报文的格式，即是IIC配置的读写报文格式，IIC的写报文格式的域段有8个字节，前两个字节为地址域段，后6个字节为数据域段，即将DATA0~DATA5拼成的48bit数据，写入到由ADDR0、ADDR1拼成的16bit地址寄存器中；IIC读报文格式的域段有2个字节，都为地址域段，即读出由ADDR0和ADDR1拼成的地址所对应的BLOCK RAM。

进一步的，所述从控制总线IIC SLAVE模块的状态机跳转共有8个，包括：IDLE、START、ID_RECV、ACK_ID_RECV、DATA_SEND、ACK_DATA_SEND、DATA_RECV、ACK_DATA_RECV，所述IDLE状态为系统默认状态，当检测到SCL上升沿时系统跳转到START状态，系统进入ID_RECV状态，开始接收IIC报文的ID号，当接收到正确的IIC ID号时，则跳转到ACK_ID_RECV状态；所述DATA_SEND、ACK_DATA_SEND为：当开始发送数据时，前两个字节为地址域段，后6个字节为数据域段；所述DATA_RECV、ACK_DATA_RECV为：当开始接收数据时，读地址为两个字节。

进一步的，所述的用户侧逻辑模块，包括：与从控制总线IIC SLAVE模块相连接的寄存器模块单元、分布式RAM模块单元和BLOCK RAM模块单元。

进一步的，所述的分布式RAM模块单元，包括：逆映射RAM、写参数RAM、读参数RAM、命令RAM、PLC类型RAM、映射RAM，用于存储中央处理器CPU的启动运行程序和用户侧逻辑模块的配置参数。