[发明专利]一种任意字节读写用户侧逻辑控制器

权利要求书

1.一种任意字节读写用户侧逻辑控制器，包括：主控制总线IIC MASTER模块、从控制总线IIC SLAVE模块、时钟复位模块和用户侧逻辑模块，所述的主控制总线IIC MASTER模块将用户的数据转化为IIC报文的格式下发给从控制总线IIC SLAVE模块，所述的从控制总线IIC SLAVE模块接收所述IIC报文格式的数据，所述用户侧逻辑模块与从控制总线IICSLAVE模块相连接，所述时钟复位模块控制连接从控制总线IIC SLAVE模块与用户侧逻辑模块；

其特征在于，所述从控制总线IIC SLAVE模块的状态机跳转共有8个，包括：IDLE、START、ID_RECV、ACK_ID_RECV、DATA_SEND、ACK_DATA_SEND、DATA_RECV、ACK_DATA_RECV，所述IDLE状态为系统默认状态，当检测到SCL上升沿时系统跳转到START状态，系统进入ID_RECV状态，开始接收IIC报文的ID号，当接收到正确的IIC ID号时，则跳转到ACK_ID_RECV状态；所述DATA_SEND、ACK_DATA_SEND为：当开始发送数据时，前两个字节为地址域段，后6个字节为数据域段；所述DATA_RECV、ACK_DATA_RECV为：当开始接收数据时，读地址为两个字节。

2.如权利要求1所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述IIC报文的格式，即是IIC配置的读写报文格式，IIC的写报文格式的域段有8个字节，前两个字节为地址域段，后6个字节为数据域段，即将DATA0~DATA5拼成的48bit数据，写入到由ADDR0、ADDR1拼成的16bit地址寄存器中；IIC读报文格式的域段有2个字节，都为地址域段，即读出由ADDR0和ADDR1拼成的地址所对应的BLOCK RAM。

3.如权利要求1所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述的用户侧逻辑模块，包括：与从控制总线IIC SLAVE模块相连接的寄存器模块单元、分布式RAM模块单元和BLOCK RAM模块单元。

4.如权利要求3所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述的分布式RAM模块单元，包括：逆映射RAM、写参数RAM、读参数RAM、命令RAM、PLC类型RAM、映射RAM，用于存储中央处理器CPU的启动运行程序和用户侧逻辑模块的配置参数。

5.如权利要求3所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述的BLOCK RAM模块单元对用户侧逻辑模块的port0~port7的8个port口数据进行配置，每个port口配置的BLOCK RAM为地址RAM。

6.如权利要求3所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述的寄存器模块单元的地址范围为：0X0~0X1000，读写的字节数为2个，对用户侧逻辑模块的port0~port7的8个port口数据进行配置，每个port口配置的寄存器包括协议参数、该port口所处角色、串口参数以及边缘计算参数。

7.如权利要求1所述的一种任意字节读写用户侧逻辑控制器，其特征在于，所述时钟复位模块，包括：时钟同步模块和复位模块，所述时钟同步模块使用底板的50M时钟通过PLL倍频产生125Mhz的时钟，为控制器提供时钟源，使系统处于125Mhz的统一时钟域下；所述的复位模块，使系统为高复位，当时钟同步模块产生一个稳定的125Mhz的时钟信号时，时钟同步模块的locked信号拉高，并利用时钟同步模块的lock信号进行计数，当计数到3F时，则系统高复位。