[发明专利]具有减少的选择性损耗缺陷的源极/漏极形成

说明书

本公开涉及具有减少的选择性损耗缺陷的源极/漏极形成。一种方法包括：分别在n型鳍式场效应晶体管(FinFET)区域和p型FinFET区域中形成第一半导体鳍和第二半导体鳍；分别在n型FinFET区域和p型FinFET区域中形成第一电介质鳍和第二电介质鳍；形成第一外延掩模以覆盖所述第二半导体鳍和所述第二电介质鳍；执行第一外延工艺以形成基于所述第一半导体鳍的n型外延区域；去除所述第一外延掩模；形成第二外延掩模以覆盖所述n型外延区域和所述第一电介质鳍；执行第二外延工艺以形成基于所述第二半导体鳍的p型外延区域；以及去除所述第二外延掩模。在去除所述第二外延掩模之后，所述第二外延掩模的第一部分留在所述第一电介质鳍上。

技术领域

本公开涉及具有减少的选择性损耗缺陷的源极/漏极形成。

背景技术

在鳍式场效应晶体管(FinFET)的形成中，源极/漏极区域通常通过以下方式来形成：蚀刻硅鳍以形成凹部(recess)，并且然后执行外延工艺以从凹部生长外延区域。由于p型FinFET和n型FinFET的源极/漏极区域由不同的材料形成，因此p型FinFET和n型FinFET的源极/漏极区域在不同的工艺中形成。

发明内容

根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在n型鳍式场效应晶体管(FinFET)区域和p型FinFET区域中分别形成第一半导体鳍和第二半导体鳍；在n型FinFET区域和p型FinFET区域中分别形成第一电介质鳍和第二电介质鳍；形成第一外延掩模以覆盖所述第二半导体鳍和所述第二电介质鳍；执行第一外延工艺以形成基于所述第一半导体鳍的n型外延区域；去除所述第一外延掩模；形成第二外延掩模以覆盖所述n型外延区域和所述第一电介质鳍；执行第二外延工艺以形成基于所述第二半导体鳍的p型外延区域；以及去除所述第二外延掩模，其中，在去除所述第二外延掩模之后，所述第二外延掩模的第一部分留在所述第一电介质鳍上。

根据本公开的另一实施例，提供了一种半导体结构，包括：n型鳍式场效应晶体管(FinFET)区域和p型FinFET区域；n型FinFET，位于所述n型FinFET区域中，其中，所述n型FinFET包括：第一半导体鳍；第一栅极堆叠，位于所述第一半导体鳍上；以及n型源极/漏极区域，位于所述第一栅极堆叠旁边；第一电介质鳍，位于所述n型FinFET区域中，其中，所述第一电介质鳍具有第一宽度；p型FinFET，位于所述p型FinFET区域中，其中，所述p型FinFET包括：第二半导体鳍；第二栅极堆叠，位于所述第二半导体鳍上；以及p型源极/漏极区域，位于所述第二栅极堆叠旁边；以及第二电介质鳍，位于所述p型FinFET区域中，其中，所述第二电介质鳍具有小于所述第一宽度的第二宽度。

根据本公开的又一实施例，提供了一种半导体结构，包括：半导体衬底；多个隔离区域，延伸到所述半导体衬底中；第一n型源极/漏极区域和第二n型源极/漏极区域，延伸至高于所述多个隔离区域的顶表面；第一电介质鳍，位于所述第一n型源极/漏极区域和所述第二n型源极/漏极区域之间，其中，所述第一电介质鳍具有在高于所述多个隔离区域的顶表面的第一水平处测量到的第一宽度和在低于所述多个隔离区域的顶表面的第二水平处测量到的第二宽度；第一p型源极/漏极区域和第二p型源极/漏极区域，延伸至高于所述多个隔离区域的顶表面；以及第二电介质鳍，位于所述第一p型源极/漏极区域和所述第二p型源极/漏极区域之间，其中，所述第二电介质鳍具有在所述第一水平处测量到的第三宽度和在所述第二水平处测量到的第四宽度，并且其中，所述第一宽度大于所述第三宽度。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1-图15、图16A、图16B和图17-图20示出了根据一些实施例的通过电介质鳍分隔开的FinFET的形成中的中间阶段的透视图、截面图和顶视图。

图21示出了根据一些实施例的电介质鳍的剖面。